特許

J-GLOBAL ID：200903091257575242

強誘電体記憶装置

発明者： 荒瀬 謙士朗
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平7-306217
公開番号（公開出願番号）：特開平9-147577
出願日： 1995年11月24日
公開日（公表日）： 1997年06月06日
要約：

【要約】【課題】動作マージンが得られ安定動作が可能な強誘電体記憶装置を実現する。【解決手段】折り返しビット線構造を有する第1、第2のビット線(BL)N 、(BL)N ' が第1、第2のワード線(WL)M 、ワード線(WL)M'と交差する位置に配置された1TR-1CAP型の第1、第2のメモリセル(M)M,N、(M)M,N' と、第1のビット線毎に対応して設けられた第1のセンスアンプ(SA)N と、第2のビット線毎に対応して設けられた第2のセンスアンプ(SA)N ' とを有し、セル(M)M,Nが選択されデータの読み出しを行う場合にはビット線(BL)N ' をシールド電圧VSに設定した状態でデータをビット線(BL)N に読み出しセンスアンプ(SA)N で基準電位VRと比較してデータの判定を行い、セル(M)M,N' が選択されデータの読み出しを行う場合にはビット線(BL)N をシールド電圧VSに設定した状態でデータをビット線(BL)N 'に読み出しセンスアンプ(SA)N ' で基準電位VRと比較してデータの判定を行う。

請求項（抜粋）：

互いに折り返しビット線構造を有し列状に交互隣接配線された第1のビット線および第2のビット線と、前記折り返しビット線構造に対して行状に配線された第1のワード線および第2のワード線と、1個の強誘電体キャパシタと1個の選択トランジスタより構成され、前記第1のビット線と第1のワード線が交差する格子位置に配置された第1のメモリセルと、1個の強誘電体キャパシタと1個の選択トランジスタより構成され、前記第2のビット線と第2のワード線が交差する格子位置に配置された第2のメモリセルと、前記第1のビット線毎に対応して設けられた第1のセンスアンプと、前記第2のビット線毎に対応して設けられた第2のセンスアンプとを有し、前記第1のメモリセルが選択されてデータの読み出しが行われる場合には、前記第2のビット線が一定のシールド電圧に設定された状態で、前記第1のメモリセルのデータ内容が前記第1のビット線に読み出され、前記第1のセンスアンプで前記第1のビット線電位と比較基準電位との比較結果によりデータの判定が行われ、前記第2のメモリセルが選択されてデータの読み出しが行われる場合には、前記第1のビット線が一定のシールド電圧に設定された状態で、前記第2のメモリセルのデータ内容が前記第2のビット線に読み出され、前記第2のセンスアンプで前記第2のビット線電位と比較基準電位との比較結果によりデータの判定が行われる強誘電体記憶装置。

IPC (6件)：

G11C 14/00 ,  G11C 11/22 ,  G11C 11/413 ,  H01L 27/10 451 ,  H01L 27/108 ,  H01L 21/8242

FI (5件)：

G11C 11/34 352 A ,  G11C 11/22 ,  H01L 27/10 451 ,  G11C 11/34 341 Z ,  H01L 27/10 651

引用特許：

審査官引用 (4件)

• 特開平1-158691
  
• 特開平4-252485
  
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平4-341632   出願人：株式会社日立製作所
• 特開平2-301093