半導体装置

発明者： , ,
出願人/特許権者：
代理人 (1件)：筒井大和
公報種別：公開公報
出願番号（国際出願番号）：特願2007-253541
公開番号（公開出願番号）：特開2009-088090
出願日： 2007年09月28日
公開日（公表日）： 2009年04月23日
要約：

【課題】同一チップ内に不揮発性メモリを備える半導体装置において、集積度を向上させる。【解決手段】共通の浮遊電極FGを備える書き込み/消去用素子WDと、読み出し用トランジスタQRと、MISキャパシタCとを有する不揮発性メモリセルNVMにおいて、上記書き込み/消去用素子WDと読み出し用トランジスタQRとは、半導体基板1の主面S1上に配置された同一のp型の動作素子形成用pウェルPW1内において、電気的に接続されるようにして形成され、上記MISキャパシタCは、動作素子形成用pウェルPW1と分離され、かつ、動作素子形成用pウェルPW1に沿うようにして配置されたp型のキャパシタ形成用pウェルPW2内に形成されていることを特徴とする。【選択図】図6

請求項（抜粋）：

厚さ方向に沿って互いに反対側に位置する第1主面および第2主面を有する半導体基板と、前記半導体基板の第1主面に配置された主回路形成領域と、前記半導体基板の第1主面に配置された不揮発性メモリ領域とを備え、前記不揮発性メモリ領域には、前記半導体基板の第1主面に形成された第1導電型の第1半導体領域と、第1導電型とは逆導電型である第2導電型であり、前記第1半導体領域内において第1方向に延在するようにして配置された第2半導体領域と、前記第1半導体領域内において、前記第2半導体領域に対し、電気的に分離された状態で沿うようにして、かつ、前記第1方向と交差する第2方向に沿って並ぶようにして配置された、第2導電型の第3半導体領域と、前記第2半導体領域、および、前記第3半導体領域に平面的に重なるようにして配置された不揮発性メモリセルとを備え、前記不揮発性メモリセルは、前記第2半導体領域の一部および前記第3半導体領域の一部に平面的に重なるようにして配置された浮遊電極と、前記第2半導体領域に形成されたデータ書き込み/消去用素子と、前記第2半導体領域に形成された読み出し用電界効果トランジスタと、前記第3半導体領域に形成された容量素子とを有し、前記浮遊電極は、前記第2半導体領域の一部に平面的に重なるように、かつ、前記第1方向と交差する第2方向に延在するようにして配置された第1浮遊ゲート電極と、前記第2半導体領域の一部に平面的に重なるように、かつ、前記第1浮遊ゲート電極と距離を隔てて沿うようにして配置された第2浮遊ゲート電極と、前記第3半導体領域の一部に平面的に重なるようにして配置された第3浮遊ゲート電極とを有し、前記データ書き込み/消去用素子は、前記第1浮遊ゲート電極と、前記第1浮遊ゲート電極および前記半導体基板の間に形成された第1ゲート絶縁膜と、前記第2半導体領域内において、平面的に見て、前記第1浮遊ゲート電極と前記第2浮遊ゲート電極とに挟まれた領域に位置する前記半導体基板の第1主面に形成された、第1導電型の第4半導体領域と、前記第2半導体領域内において、平面的に見て、前記第4半導体領域と対をなすことで、前記第1浮遊ゲート電極を挟み込む領域に位置する前記半導体基板の第1主面に形成された、第2導電型の第5半導体領域とを有し、前記読み出し用電界効果トランジスタは、前記第2浮遊ゲート電極と、前記第2浮遊ゲート電極および前記半導体基板の間に形成された第2ゲート絶縁膜と、前記第2半導体領域内において、平面的に見て、前記第4半導体領域と対をなすことで、前記第2浮遊ゲート電極を挟み込む領域に位置する前記半導体基板の第1主面に形成された、第1導電型の第6半導体領域と、前記データ書き込み/消去用素子と共有するようにして前記第4半導体領域とを有し、前記容量素子は、前記第3浮遊ゲート電極と、前記第3浮遊ゲート電極および前記半導体基板の間に形成された第3ゲート絶縁膜と、前記第3半導体領域内において、平面的に見て、前記第3浮遊ゲート電極を挟み込む領域に位置する前記半導体基板の第1主面に形成された、互いに逆導電型である第7半導体領域および第8半導体領域とを有し、前記第1浮遊ゲート電極、前記第2浮遊ゲート電極、および、前記第3浮遊ゲート電極は、同一層内に配置されており、前記浮遊電極は、いかなる部分にも電気的に接続されていない浮遊状態で配置されていることを特徴とする半導体装置。

IPC (4件)：

H01L 21/824 , H01L 29/788 , H01L 29/792 , H01L 27/115

FI (2件)：

H01L29/78 371 , H01L27/10 434

Fターム (44件)：

5F083EP03 , 5F083EP13 , 5F083EP22 , 5F083EP30 , 5F083EP33 , 5F083EP63 , 5F083EP68 , 5F083ER03 , 5F083ER19 , 5F083ER21 , 5F083GA09 , 5F083JA35 , 5F083JA53 , 5F083KA08 , 5F083LA12 , 5F083LA16 , 5F083LA20 , 5F083MA06 , 5F083MA19 , 5F083MA20 , 5F083NA01 , 5F083PR06 , 5F083PR29 , 5F083ZA11 , 5F083ZA12 , 5F101BA02 , 5F101BA12 , 5F101BB06 , 5F101BB09 , 5F101BB10 , 5F101BB15 , 5F101BC02 , 5F101BD07 , 5F101BD21 , 5F101BD22 , 5F101BD23 , 5F101BD33 , 5F101BD35 , 5F101BD36 , 5F101BE02 , 5F101BE05 , 5F101BE07 , 5F101BG07 , 5F101BH19

引用特許：

出願人引用 (1件)

半導体装置
公報種別：公開公報出願番号：特願2006-139823 出願人：株式会社ルネサステクノロジ

前のページに戻る