特許

J-GLOBAL ID：200903091442018287

メモリインターフェース回路

発明者： 岡部 吉正
出願人/特許権者： 松下電器産業株式会社
代理人 (3件)： 岩橋 文雄 ,  内藤 浩樹 ,  永野 大介
公報種別：公開公報
出願番号（国際出願番号）：特願2006-247719
公開番号（公開出願番号）：特開2008-071018
出願日： 2006年09月13日
公開日（公表日）： 2008年03月27日
要約：

【課題】伝送条件の悪化や不整合があってもデータ信号のラッチ動作を誤らないメモリインターフェース回路を提供する。【解決手段】発振回路50と遅延回路16と位相比較器60とデータラッチ17を備えるメモリインターフェース回路21であって、クロックに同期してDQS信号12とデータ信号13を出力するDDR-SDRAM11を接続可能であり、遅延回路16は発振回路50が出力するクロックを遅延してリードクロック53として出力し、位相比較器60は入力されたデータストローブ信号57とリードクロック53の位相差を測定し、遅延回路16は測定した位相差に従ってリードクロック53の遅延時間を加減し、データラッチ17はリードクロック53に同期してデータ信号13を取り込む。【選択図】図10

請求項（抜粋）：

クロック発生回路と遅延回路と位相差測定回路とメモリ回路を備えるメモリインターフェース回路であって、 クロックに同期してデータストローブ信号とデータ信号 を出力するシンクロナスメモリを接続可能であり、 前記遅延回路は前記クロック発生回路が出力するクロックを遅延してリードクロックとして出力し、 前記位相差測定回路は入力された前記データストローブ信号と前記リードクロックの位相差を測定し、 前記遅延回路は前記測定した位相差に従って前記リードクロックの 遅延時間を加減し、 前記メモリ回路は前記リードクロックに同期して前記データ信号を取り込むことを特徴とするメモリインターフェース回路。

IPC (1件)：

G06F 12/00

FI (2件)：

G06F12/00 564D ,  G06F12/00 597D

Fターム (1件)：

5B060CC03

引用特許：

出願人引用 (1件)

• メモリコントローラ
  公報種別：公開公報   出願番号：特願2004-296469   出願人：富士通株式会社