特許
J-GLOBAL ID：200903091569377715

半導体集積回路装置

発明者：
前野 秀史

前野 秀史 について

, 
大澤 徳哉

大澤 徳哉 について


出願人/特許権者：
三菱電機株式会社

三菱電機株式会社 について


代理人 (1件)： 田澤 博昭 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-165830
公開番号（公開出願番号）：特開2000-357399
出願日： 1999年06月11日
公開日（公表日）： 2000年12月26日
要約：
【要約】【課題】 半導体集積回路装置を構成するビットの故障テストに必要な時間や作業時間がかかるという課題があった。【解決手段】 冗長回路を備えたテスト回路付の記憶回路(RAMT)1からシリアルに出力される比較結果情報SODO<i>を入力し、その中に1つ以上の不一致情報が含まれる場合、フラグジェネレータ回路2が信号FLAG1とFLAG2を出力する。
請求項（抜粋）：
データを記憶する複数の記憶手段と、前記複数の記憶手段に対して備えられた冗長回路と、前記複数の記憶手段から出力される出力データと予め設定された期待値群とを比較し、比較結果を出力する比較回路と、前記比較結果を取り込みシリアルでシフトアウトし出力するスキャンパス回路とを有する記憶回路と、前記記憶回路内の前記スキャンパス回路からシリアルに出力される前記比較結果情報を入力し、前記比較結果情報内に1つ以上の不一致情報が含まれるか否かを検出し、その検出結果を出力する第1の検出回路と、を備えたことを特徴とする半導体集積回路装置。
IPC (5件)：
G11C 29/00 671 ,  G01R 31/28 ,  G06F 11/00 320 ,  G06F 11/22 360 ,  G06F 12/16 330
FI (6件)：
G11C 29/00 671 Z ,  G06F 11/00 320 A ,  G06F 11/22 360 P ,  G06F 12/16 330 A ,  G01R 31/28 G ,  G01R 31/28 V
Fターム (21件)：
2G032AA04 ,  2G032AA07 ,  2G032AC10 ,  5B018GA03 ,  5B018HA01 ,  5B018JA12 ,  5B018JA21 ,  5B018NA01 ,  5B018QA13 ,  5B048AA19 ,  5B048CC19 ,  5B048FF01 ,  5L106AA14 ,  5L106CC00 ,  5L106DD03 ,  5L106DD08 ,  9A001BB03 ,  9A001BB05 ,  9A001JJ45 ,  9A001KK37 ,  9A001LL05
引用特許：
出願人引用 (3件) 審査官引用 (3件)

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