特許

J-GLOBAL ID：200903091607700800

キャパシタを含む半導体装置及びその製造方法

発明者： 高橋 俊行 ,  菅 茂 ,  牧野 藤八
出願人/特許権者： ヤマハ株式会社
代理人 (1件)： 高橋 敬四郎 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-076940
公開番号（公開出願番号）：特開平8-274257
出願日： 1996年03月29日
公開日（公表日）： 1996年10月18日
要約：

【要約】【課題】 過度の工程の複雑化及び製造コストの増大を招くことなく、かつMOSFET、容量素子、及び抵抗素子の電気的特性を犠牲にすることなく、これら各素子を含んだ半導体装置を提供する。【解決手段】 半導体基板と、半導体基板の表面上に形成されたゲート絶縁膜と、半導体基板の表面上の一部の領域に形成され、第1の材料からなる第1の電極層、誘電体層、第1の材料からなる第2の電極層、及び金属もしくは金属シリサイドからなる第3の電極層がこの順番に積層された容量素子と、ゲート絶縁膜の上の一部の領域に形成され、第1の電極層と同時に堆積された第1のゲート層、及び第3の電極層と同時に堆積された第2のゲート層との積層構造を有するゲート電極とを有する。

請求項（抜粋）：

半導体基板と、前記半導体基板の表面上に形成されたゲート絶縁膜と、前記半導体基板の表面上の一部の領域に形成され、第1の材料からなる第1の電極層、誘電体層、前記第1の材料からなる第2の電極層、及び金属もしくは金属シリサイドからなる第3の電極層がこの順番に積層された容量素子と、前記ゲート絶縁膜の上の一部の領域に形成され、前記第1の電極層と同時に堆積された第1のゲート層、及び前記第3の電極層と同時に堆積された第2のゲート層との積層構造を有するゲート電極とを有する半導体装置。

IPC (2件)：

H01L 27/04 ,  H01L 21/822

引用特許：

審査官引用 (2件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平4-211812   出願人：ヤマハ株式会社
• 特開昭57-194567