特許

J-GLOBAL ID：200903091631181210

半導体記憶装置

発明者： 高井 康浩
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平7-240902
公開番号（公開出願番号）：特開平9-063263
出願日： 1995年08月25日
公開日（公表日）： 1997年03月07日
要約：

【要約】【課題】アクセス時間の悪化とチップ面積の増加を最小限に抑えたCASレーテンシー5のシンクロナスDRAMの提供。【解決手段】カラムアドレスバッファ出力YADD1,YADD2、カラムデコーダ1,2、カラムスイッチYSW1,YSW2、センスアンプ3,4、リードバスRIO1,RIO2、及び第1のデータアンプ7,9、8,10までのパスを互いに並設された2ウェイとし、第1のデータアンプの出力が共通のリードライトバスRWSB1に接続され、RWSB1のデータを増幅する第2のデータアンプ15がクロック信号に同期してラッチし、4段パイプライン+2ビットプリフェッチ方式を併用し、リードライトバスの本数の増加を抑える。

請求項（抜粋）：

カラムアドレスバッファ出力、カラムデコーダ、カラムスイッチ、センスアンプ、リードバス、第1のデータアンプ、リードライトバス、及び第2のデータアンプからなるデータパスを有し、外部から入力されるクロック信号に同期して動作する半導体記憶装置において、前記リードライトバスを1ウェイで構成し、前記カラムデコーダから前記第1のデータアンプまでのパスを2ウェイとし、前記第1のデータアンプは前記クロック信号の2サイクル毎に転送される2ウェイの前記リードバスのデータを1サイクル毎に前記リードライトバスに転送し、前記第2のデータアンプが1サイクル毎に前記リードライトバスのデータを増幅及びラッチすることを特徴とする半導体記憶装置。

引用特許：

審査官引用 (1件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平5-077236   出願人：日本電気株式会社