特許
J-GLOBAL ID：200903091753957090
半導体記憶装置
発明者：
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出願人/特許権者：
代理人 (1件)：
鈴江 武彦 (外6名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-288651
公開番号（公開出願番号）：特開平11-126489
出願日： 1997年10月21日
公開日（公表日）： 1999年05月11日
要約：
【要約】【課題】機能制御データ記憶用のヒューズ素子としてEEPROMセルを使用する際に、記憶データを読み出すための電圧がヒューズ素子用セルトランジスタのドレインに印加され続けることを防止し、その電気的特性の経時変化を防止し、使用開始の初期と比べて記憶データが変化しないように制御する。【解決手段】フラッシュEEPROMにおいて、機能制御データ記憶用のヒューズ素子として使用される浮遊ゲートおよび制御ゲートが積層された二層ゲート構造を有するMOSトランジスタ群30aと、所定の制御信号を受けてヒューズ素子用のMOSトランジスタのドレインをプリチャージし、プリチャージの終了後にヒューズ素子用のMOSトランジスタからデータを読み出し、次いで、読み出したデータをラッチするように制御するシーケンス制御回路30bとを具備する。
請求項（抜粋）：
機能制御データ記憶用のヒューズ素子として使用される浮遊ゲートおよび制御ゲートが積層された二層ゲート構造を有するMOSトランジスタと、所定の制御信号を受けて前記ヒューズ素子用のMOSトランジスタのドレインをプリチャージし、前記プリチャージの終了後に前記MOSトランジスタからデータを読み出し、次いで、前記読み出したデータをラッチするように制御するシーケンス制御回路とを具備することを特徴とする半導体記憶装置。
FI (2件)：
G11C 17/00 601 P
, G11C 17/00 613
