特許

J-GLOBAL ID：200903091815599145

半導体装置の製造方法

発明者： 大西 秀明
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 山下 穣平
公報種別：公開公報
出願番号（国際出願番号）：特願平10-281574
公開番号（公開出願番号）：特開2000-114362
出願日： 1998年10月02日
公開日（公表日）： 2000年04月21日
要約：

【要約】 (修正有)【課題】 半導体装置のトレンチ分離において、SOG膜でトレンチの埋込を行うと、デバイスプロセス中のウエットエッチング工程により大きくエッチングされ、トレンチ分離の形状が悪化する。【解決手段】 トレンチ素子分離工程を有する半導体装置の製造方法において、トレンチ素子分分離の酸化膜による埋め込みを行う際、トレンチの深さ方向の途中までSOGで埋め込み、トレンチの上部は、CVDによる酸化膜としてSiO2膜例えばHTO膜により埋め込みを行う。

請求項（抜粋）：

トレンチ分離形状を有する半導体装置の製造方法において、トレンチ素子分分離の酸化膜による埋め込みを行う際、トレンチの深さ方向の途中までSOGで埋め込み、トレンチの上部は酸化膜により埋め込みを行うことを特徴とする半導体装置の製造方法。

IPC (3件)：

H01L 21/76 ,  H01L 21/316 ,  H01L 21/318

FI (3件)：

H01L 21/76 L ,  H01L 21/316 H ,  H01L 21/318 B

Fターム (28件)：

5F032AA44 ,  5F032AA45 ,  5F032AA49 ,  5F032AA50 ,  5F032AA70 ,  5F032AA77 ,  5F032AA78 ,  5F032DA02 ,  5F032DA10 ,  5F032DA23 ,  5F032DA25 ,  5F032DA33 ,  5F032DA34 ,  5F032DA53 ,  5F058BA02 ,  5F058BD02 ,  5F058BD04 ,  5F058BD10 ,  5F058BD19 ,  5F058BF02 ,  5F058BF07 ,  5F058BF23 ,  5F058BF29 ,  5F058BF46 ,  5F058BH12 ,  5F058BH20 ,  5F058BJ01 ,  5F058BJ06

引用特許：

審査官引用 (3件)

• 半導体記憶素子及びその製造方法
  公報種別：公開公報   出願番号：特願平8-348076   出願人：エルジーセミコンカンパニーリミテッド
• 特開平3-153031
  
• 特開昭60-020530