半導体記憶素子及びその製造方法

発明者：
出願人/特許権者：
代理人 (1件)：笹島富二雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-348076
公開番号（公開出願番号）：特開平9-293794
出願日： 1996年12月26日
公開日（公表日）： 1997年11月11日
要約：

【要約】【課題】薄くドーピングされたドレイン構造が可能であると共に、不純物領域とワードラインとの間に発生する寄生キャパシタンスを減らし得る半導体記憶素子及びその製造方法を提供する。【解決手段】半導体基板11と、該半導体基板11上に形成された複数のトレンチ14と、該トレンチ14の側面及び下面に形成された第1不純物領域(n- )16と、該第1不純物領域(n- )16の下部に形成された第2不純物領域(n+ )17と、前記第1,第2不純物領域16,17が形成されたトレンチ14の側面及び下面に形成された第1酸化膜18と、該第1酸化膜18の形成されたトレンチ14を充填させるスピン・オン・ガラスSOG層19と、該SOG層19上に形成された第2酸化膜20と、該第2酸化膜20を包含した半導体基板11上に形成されたゲート酸化膜21と、該ゲート酸化膜21上にポリシリコン22及びポリサイド23を順次蒸着して形成されたゲート電極としての電導層と、によって半導体記憶素子を構成する。

請求項（抜粋）：

導電性半導体基板と、該半導体基板上に形成された複数のトレンチと、該複数のトレンチの側面及び下面にそれぞれ形成された第1不純物領域と、該第1不純物領域の下部に形成された第2不純物領域と、前記複数のトレンチ内にそれぞれ充填された絶縁膜と、該絶縁膜を包含した半導体基板上に形成されたゲート絶縁膜と、該ゲート絶縁膜上に形成されたゲート電極と、を備えて構成されることを特徴とする半導体記憶素子。

IPC (4件)：

H01L 21/8246 , H01L 27/112 , H01L 21/76 , H01L 21/768

FI (3件)：

H01L 27/10 433 , H01L 21/76 L , H01L 21/90 V

引用特許：

審査官引用 (4件)

マスクROM
公報種別：公開公報出願番号：特願平4-054627 出願人：株式会社東芝, 東芝マイクロエレクトロニクス株式会社
不揮発性半導体装置およびその製造方法
公報種別：公開公報出願番号：特願平7-074938 出願人：日本鋼管株式会社
特開平4-097516

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