特許
J-GLOBAL ID：200903091974785693
IC試験装置
発明者：
出願人/特許権者：
代理人 (1件)：
草野 卓 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-174271
公開番号（公開出願番号）：特開平7-027836
出願日： 1993年07月14日
公開日（公表日）： 1995年01月31日
要約：
【要約】【目的】 ストローブパルスの位相を変化させて被試験素子の応答出力信号の波形を取込むことができる波形観測モードを具備したIC試験装置において、ストローブパルスの位相の設定範囲を確実に2テスト周期を確保し、波形の立上りと立下りの部分を確実に取込むことができるIC試験装置を提供する。【構成】 論理比較器に基準クロックSNCを与える供給路1と、期待値パターン信号を与える供給路2とにテストヘッドとパフォーマンスボードとの間を電気信号が往復する時間τ1 に含まれる1テスト周期t1 の整数倍部分の時間を遅延させる可変遅延回路3A,3Bを設け、この遅延回路の遅延によって被試験素子の応答出力信号OUTと期待値パターン信号及び基準クロックSNCとの位相差を、時間τ1 からテスト周期t1 の整数倍を除去した端数値Δtにまで接近させ、この位相差を4相のインターリーブによって生成した周期4t1 を持つ低速信号PAT1〜PAT4の先頭の期間t1 で吸収し、残りを必ず3t1 分を確保し、これにより、ストローブの可変範囲を必ず2テスト周期2t1 分確保する。
請求項（抜粋）：
基準タイミングに同期してテストヘッドに設けたドライバから、パフォーマンスボードに設けた被試験素子に試験パターン信号を与え、その応答出力を上記テストヘッドに設けた比較器に与え、この比較器において上記基準タイミングに同期して上記被試験素子の応答出力の論理値を取込み、この取込んだ論理値を論理比較器において期待値パターン信号と比較し、不一致の検出により被試験素子の不良個所を検出する構造のIC試験装置において、上記論理比較器に基準タイミングを与えるクロックの供給路と、期待値パターン信号を与える期待値パターン信号路に、上記テストヘッドとパフォーマンスボードを電気信号が往復する時間に含まれるテスト周期の整数倍に対応する時間の遅延を与えることができる可変遅延回路を設け、この可変遅延回路の遅延により被試験素子の応答出力信号と期待値パターン信号及び基準クロックとの位相差を上記往復する時間からテスト周期の整数倍を除去した端数値分までに接近させ、残りの端数値分の位相差を論理比較器を4相の分相回路によって構成し、4テスト周期を持つ低速多相信号により被試験素子の応答出力信号と期待値パターン信号を論理比較し、4テスト周期の中の先頭の1テスト周期に相当する期間で上記端数値分の位相差を吸収し、残りの3テスト周期をストローブパルスの設定範囲と論理比較範囲に割当る構造としたIC試験装置。
IPC (2件)：
FI (2件)：
G01R 31/28 R
, G01R 31/28 D
