特許
J-GLOBAL ID：200903092021887746
PLL回路
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-175568
公開番号（公開出願番号）：特開2001-007700
出願日： 1999年06月22日
公開日（公表日）： 2001年01月12日
要約：
【要約】【課題】比較的小さい回路規模で、かつ複雑な調整を必要とすることなく所望のノイズ低減効果を達成する。【解決手段】発振信号POが周波数変調幅の下限99MHz及び上限101MHzのときこの発振信号POを分周比101及び99でそれぞれ分周した分周信号Dの各々の周波数が基準信号Rの周波数1MHzと等しくなるように可変分周するDIV15と、基準信号Rと分周信号Dとの位相比較を行いそれぞれ対応したパルス信号であるアップ信号うP又はダウン信号DNを出力するPFD11と、アップ信号UPの供給に応答して分周比を101に設定し、ダウン信号DNの供給に応答して分周比99に設定する分周比切り替え制御信号CCを出力することによりディザリングを制御するディザリング制御部2とを備える。
請求項（抜粋）：
一定周波数の基準信号から所定のクロック信号周波数の発振信号を生成するとともにこの発振信号に所定の周波数幅の周波数変調であるディザリングを実施することにより前記クロック信号のノイズスペクトル幅を拡げてノイズを拡散し、スペクトルレベルを低下させる位相同期ループ(以下PLL)回路において、前記発振信号が前記周波数変調幅の下限周波数のときこの発振信号を第1の分周比で分周した第1の分周信号の周波数が前記基準信号の周波数と等しく、前記発振信号が前記周波数変調幅の上限周波数のときこの発振信号を第2の分周比で分周した第2の分周信号の周波数が前記基準信号の周波数と等しくなるように可変分周する可変分周回路と、前記基準信号と前記第1又は第2の分周信号との位相比較を行いこれら第1又は第2の分周信号の前記基準信号に対する位相の遅れ進みにそれぞれ対応したパルス信号であるアップ信号又はダウン信号を出力する位相検出回路と、前記アップ信号又はダウン信号の供給を受け前記アップ信号の供給に応答して前記可変分周回路を前記第1の分周比に設定し、前記ダウン信号の供給に応答して前記可変分周回路を前記第2の分周比に設定するよう制御する分周比切り替え制御信号を出力することにより前記ディザリングを制御するディザリング制御部とを備えることを特徴とするPLL回路。
IPC (2件)：
FI (2件)：
H03L 7/18 B
, H03L 7/06 E
5J106AA04
, 5J106BB08
, 5J106CC01
, 5J106CC24
, 5J106CC38
, 5J106CC41
, 5J106CC53
, 5J106DD32
, 5J106DD42
, 5J106GG09
, 5J106HH10
, 5J106KK26
, 5J106KK32
, 5J106KK39
, 5J106PP03
, 5J106QQ08
, 5J106RR18
