特許
J-GLOBAL ID：200903092079766370
集積回路メモリ
発明者：
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出願人/特許権者：
代理人 (1件)：
中村 稔 (外6名)
公報種別：公表公報
出願番号（国際出願番号）：特願平9-542261
公開番号（公開出願番号）：特表2000-510990
出願日： 1996年05月22日
公開日（公表日）： 2000年08月22日
要約：
【要約】フラッシュメモリデバイス(10)は、多重チェックポイント消去中断アルゴリズムを含む。ユーザは、消去プロセス中の何時でも消去中断命令を発行することができる。消去論理回路(12)に結合されている消去中断論理回路(15)は、ブロック消去手順中、消去中断命令を受信した後のチェックポイントのセットの中で最初に出現するチェックポイント中にブロック消去手順に割り込む消去中断手順を実行する。ブロック消去手順に割り込んだ後に、消去中断手順は、ブロック消去を完了させるためにブロック消去手順への復帰を含む。
請求項（抜粋）：
(1)集積回路メモリにおいて、 複数のブロックの浮遊ゲートメモリセルを含むメモリアレイと、 上記メモリアレイに結合され、ブロック消去命令に応答して上記メモリセル の選択されたブロックを消去するブロック消去手順を実行するブロック消去論 理回路と、 を備え、上記ブロック消去手順は、 プログラミング電位を印加して選択されたブロックをプリプログラムし、 次いで上記ブロックのプリプログラミングを検査する前処理段階と、 消去電位を印加して上記選択されたブロックを消去し、次いで上記ブロ ックの消去を検査する消去段階と、 を含み、 上記ブロック消去論理回路に結合され、消去中断命令に応答して上記ブロッ ク消去手順を中断させる消去中断手順を実行する消去中断論理回路を更に備え 、上記消去中断手順は、 上記ブロック消去手順中、上記消去中断命令を受信した後のチェックポイ ントのセット内の1つのチェックポイント中に上記ブロック消去手順に割り 込むステップを含み、上記セットは、上記前処理段階中に割り込みを可能に する第1チェックポイントと、上記消去電位の印加中に割り込みを可能にす る第2チェックポイントと、上記消去の検査中に割り込みを可能にする第3 チェックポイントとを含み、 上記ブロック消去手順へ復帰するステップを更に含んでいる ことを特徴とする集積回路メモリ。(2)上記第1チェックポイントは、プログラム電位を印加した後に、且つ上記 プリプログラミングを検査する前に上記割り込みを可能にする請求項(1)に記 載の集積回路メモリ。(3)上記複数のブロック内のブロックは複数のマルチビットデータセグメント を含み、上記前処理段階は、プログラム電位をマルチビットセグメントに順次 に 印加して選択されたブロックをマルチビットセグメント毎にプリプログラムし 、上記マルチビットセグメントの上記プリプログラミングを検査し、そして上 記ブロックをプリプログラムするまで上記ブロック内の次のマルチビットセグ メントへ進む論理回路を含み、上記第1チェックポイントは上記マルチビット セグメントのプリプログラミングの間にある請求項(2)に記載の集積回路メモ リ。(4)上記複数のブロック内のブロックは複数のマルチビットデータセグメント を含み、上記前処理段階は、プログラム電位をマルチビットセグメントに順次 に印加して選択されたブロックをマルチビットセグメント毎にプリプログラム し、上記マルチビットセグメントの上記プリプログラミングを検査し、そして 上記ブロックがプリプログラムするまで上記ブロック内の次のマルチビットセ グメントへ進む論理回路を含み、上記第1チェックポイントは1つのマルチビ ットセグメントへプログラム電位を印加した後に、且つ上記マルチビットセグ メントの上記プリプログラミングを検査する前に上記割り込みを可能にする請 求項(2)に記載の集積回路メモリ。(5)上記複数のブロック内のブロックは複数のマルチビットデータセグメント を含み、上記消去段階は、消去電位を上記複数のマルチビットセグメントに印 加する論理回路を含み、上記第2のチェックポイントは上記消去電位の印加中 に割り込みを可能にする請求項(1)に記載の集積回路メモリ。(6)上記複数のブロック内のブロックは複数のマルチビットデータセグメント を含み、上記消去段階は、マルチビットセグメントを順次に試験して上記消去 を検査し、上記ブロックの消去を検査するまで次のマルチビットセグメントへ 進む論理回路を含み、上記第3のチェックポイントは上記マルチビットセグメ ントの試験の間に割り込みを可能にする請求項(1)に記載の集積回路メモリ。(7)上記複数のブロック内のブロックは複数のマルチビットデータセグメント を含み、上記消去段階は、マルチビットセグメントを順次に試験して上記消去 を検査し、上記ブロックの消去を検査するまで次のマルチビットセグメントへ 進む論理回路を含み、上記第3のチェックポイントは、上記マルチビットセグ メントの試験の後に、且つ次のマルチビットセグメントへ進む前に割り込みを 可能にする請求項(1)に記載の集積回路メモリ。(8)上記消去手順の割り込みと、上記消去手順への復帰との間に、上記複数の ブロック内の上記選択されたブロック以外のブロックへの読み出しアクセスを 実行する制御論理回路を含む請求項(1)に記載の集積回路メモリ。(9)上記メモリアレイは、 複数のグローバルビットラインを備え、 複数のブロック選択トランジスタのセットを更に備え、上記ブロック選択ト ランジスタの各セットは、上記複数のグローバルビットライン内の対応するグ ローバルビットラインに結合されており、 複数のローカルビットラインのセットを更に備え、上記ローカルビットライ ンの各セットは、対応するセットのブロック選択トランジスタを通して対応す るグローバルビットラインに結合されており、上記アレイ内のメモリセルは、 上記複数のローカルビットラインのセット内の1つのローカルビットラインに 結合されているドレイン端子を有しており、 複数のローカルソースラインを更に備え、上記ローカルソースラインの各セ ットは、上記アレイ内のメモリセルを通して対応するセットのローカルビット ラインに結合され、またソース電位供給回路に結合されており、 上記アレイ内のメモリセルに結合されている複数のワードラインを更に備え 、 上記アレイ内の上記複数のブロックの浮遊ゲートセル内のブロックは複数の 列のメモリセルを含み、上記複数の列内の列は、特定のグローバルビットライ ンに結合されている特定のローカルビットラインのセット内の全てのローカル ビットラインより少ない数からなるサブセットに結合されている、 ことを特徴とする請求項(1)に記載の集積回路メモリ。(10)上記複数のローカルビットラインのセット内には、上記複数のローカルソー スラインのセット内の各ローカルソースラインに結合されている2つのローカ ルビットラインが存在している請求項(9)に記載の集積回路メモリ。(11)上記複数のローカルビットライン内には、各グローバルビットラインに結合 されている2つのローカルビットラインのセットが存在している請求項(9)に 記載の集積回路メモリ。(12)上記複数のローカルビットラインのセット内には、上記複数のローカルソー スラインのセット内の各ソースラインに結合されている2つのローカルビット ラインが存在している請求項(11)に記載の集積回路メモリ。(13)上記ブロック消去手順の上記前処理段階と上記消去段階との間に割り込みを 可能にする別のチェックポイントを含んでいる請求項(1)に記載の集積回路メ モリ。(14)上記ブロック消去手順の上記消去段階において上記消去パルスを印加した後 に、且つ上記ブロックを検査する前に割り込みを可能にする別のチェックポイ ントを含んでいる請求項(1)に記載の集積回路メモリ。(15)上記ブロック消去手順の上記前処理段階と上記消去段階との間に割り込みを 可能にする第4チェックポイントと、上記ブロック消去手順の上記消去段階中 の上記消去パルスを印加した後に、且つ上記ブロックを検査する前に割り込み を可能にする第5チェックポイントを含んでいる請求項(1)に記載の集積回路 メモリ。(16)集積回路メモリデバイスにおいて、 メモリアレイを備え、上記メモリアレイは、複数のビットライン、及び上記 複数のビットラインに結合されている複数の浮遊ゲートメモリセルのブロック を含み、上記複数のブロック内のブロックは複数のマルチビットデータセグメ ントを含み、上記複数のブロック内の少なくとも2つのブロックは上記複数の ビットライン内の単一のビットラインのセットに結合され、 上記メモリアレイに結合されているブロック消去論理回路を更に備え、上記 ブロック消去論理回路は、ブロック消去命令に応答して上記メモリアレイの選 択されたブロックを消去するブロック消去手順を実行し、上記ブロック消去手 順は、 プログラム電位をマルチビットセグメントへ順次に印加して選択されたブ ロックをプリプログラムし、上記マルチビットセグメントのプリプログラミ ングを検査し、そして上記ブロックがプリプログラムされるまで上記ブロッ ク内の次のマルチビットセグメントへ進む前処理段階と、 消去電位を上記選択されたブロックへ印加して上記ブロックを消去し、次 いで上記ブロック内の上記マルチビットセグメントを順次に試験して上記ブ ロックの消去を検査する消去段階と、 を含み、 上記ブロック消去論理回路に結合されている消去中断論理回路を更に含み、 上記消去中断論理回路は、消去中断命令及び再開命令に応答して上記ブロック 消去手順を中断させる消去中断手順を実行し、上記消去中断手順は、 上記ブロック消去手順中、上記消去中断命令を受信した後のチェックポイ ントのセット内の1つのチェックポイント中に上記ブロック消去手順に割り 込むステップを含み、上記セットは、上記マルチビットセグメントへプログ ラム電位が印加された後に、且つ上記マルチビットセグメントのプリプログ ラミングを検査する前に割り込みを可能にする第1チェックポイントと、上 記消去電位の印加中に割り込みを可能にする第2チェックポイントと、上記 消去の検査中に割り込みを可能にする第3チェックポイントとを含み、 上記再開命令に応答して上記ブロック消去手順へ復帰するステップを更に 含んでいる ことを特徴とする集積回路メモリデバイス。(17)上記第3のチェックポイントは、マルチビットセグメントを試験した後に、 且つ次のマルチビットセグメントへ進む前に割り込みを可能にする請求項(16) に記載の集積回路メモリ。(18)上記ブロック消去手順の割り込みと、上記ブロック消去手順への復帰との間 に、上記複数のブロック内の上記選択されたブロック以外のブロックへの読み 出しアクセスを実行する制御論理回路を含んでいる請求項(16)に記載の集積回 路メモリ。(19)上記メモリアレイは、 複数のブロック選択トランジスタのセットを備え、上記ブロック選択トラン ジスタの各セットは、複数のグローバルビットライン内の対応するグローバル ビットラインに結合され、 複数のローカルビットラインのセットを更に備え、上記ローカルビットライ ンの各セットは対応するブロック選択トランジスタのセットを通して対応する グローバルビットラインに結合され、上記アレイ内のメモリセルは上記複数の ローカルビットラインのセット内の1つのローカルビットラインに結合されて いるドレイン端子を有し、 複数のローカルソースラインのセットを更に備え、上記各ローカルソースラ インのセットは上記アレイ内のメモリセルを通して対応するローカルビットラ インのセットに結合され、またソース電位供給回路に結合されており、 上記アレイ内のメモリセルに結合されている複数のワードラインを更に備え、 上記アレイ内の上記複数の浮遊ゲートセルのブロック内の1つのブロックは 複数のメモリセルの列を含み、上記複数の列内の列は、特定のグローバルビッ トラインに結合されている特定のローカルビットラインのセット内の全てのロ ーカルビットラインより少ない数からなるサブセットに結合されている 請求項(16)に記載の集積回路メモリ。(20)上記複数のローカルビットラインのセット内には、上記複数のローカルソー スラインのセット内の各ローカルソースラインに結合されている2つのローカ ルビットラインが存在している請求項(19)に記載の集積回路メモリ。(21)上記複数のローカルビットライン内には、各グローバルビットラインに結合 されている2つのローカルビットラインのセットが存在している請求項(19)に 記載の集積回路メモリ。(22)上記複数のローカルビットラインのセット内には、上記複数のローカルソー スラインのセット内の各ソースラインに結合されている2つのローカルビット ラインが存在している請求項(21)に記載の集積回路メモリ。(23)上記ブロック消去手順の上記前処理段階と上記消去段階との間に別のチェッ クポイントを含んでいる請求項(16)に記載の集積回路メモリ。(24)上記ブロック消去手順の消去段階において上記消去パルスを印加した後に、 且つブロックを検査する前に別のチェックポイントを含んでいる請求項(16)に 記載の集積回路メモリ。(25)上記ブロック消去手順の上記前処理段階と上記消去段階との間に第4チェッ クポイントと、上記ブロック消去手順の消去段階中の上記消去パルスを印加し た後に、且つブロックを検査する前に第5チェックポイントを含んでいる請求 項(16)に記載の集積回路メモリ。(26)集積回路メモリにおいて、 複数の浮遊ゲートメモリセルのブロックを含むメモリアレイを備え、 上記メモリアレイに結合されているブロック消去論理回路を更に備え、上記 ブロック消去論理回路は、上記複数のブロック内の消去すべきブロックを指示 する複数のブロック消去フラグと、試みた消去の実行回数を指示する消去再試 行カウンタとを含み、ブロック消去命令に応答して上記複数のブロック消去フ ラグによって指示された上記メモリセルの選択されたブロックを消去するブロ ック消去手順を実行し、上記ブロック消去手順は、 プログラミング電位を印加して選択されたブロックをプリプログラムし、 次いで上記ブロックのプリプログラミングを検査する前処理段階と、 消去電位を印加して上記ブロック消去フラグがセットされているブロック を消去し、次いで上記ブロック消去フラグがセットされているブロックの消 去を順番に検査し、もし上記順番内の現ブロックの消去に成功していれば上 記現ブロックの上記ブロック消去フラグをリセットし、そして上記順番が完 了した後に、もし何れかのフラグが残っていれば上記ステップを再び繰り返 す消去段階と、 を含み、 上記ブロック消去論理回路に結合され、消去中断命令に応答して上記ブロッ ク消去手順を中断させる消去中断手順を実行するブロック消去中断論理回路を 更に備え、上記消去中断手順は、 上記ブロック消去手順中、上記消去中断命令を受信した後のチェックポイ ントのセット内の1つのチェックポイント中に上記ブロック消去手順に割り 込むステップを含み、上記セットは、上記前処理段階中の割り込みを可能に する第1チェックポイントと、上記消去電位の印加中に割り込みを可能にす る第2チェックポイントと、上記消去の検査中に割り込みを可能にする第3 チェックポイントとを含み、そしてもし上記消去の検査中に、または上記消 去電位の印加中に上記割り込みが発生すれば、上記順番内の現ブロック及び その後の全てのブロックの上記ブロック消去フラグをリセットしないように なっており、 上記再試行カウンタをリセットすることなく上記ブロック消去手順へ復帰 するステップを更に含んでいる ことを特徴とする集積回路メモリ。(27)上記第1チェックポイントは、プログラム電位を印加した後に、且つ上記プ リプログラミングを検査する前に割り込みを可能にする請求項(26)に記載の集 積回路メモリ。(28)上記複数のブロック内のブロックは複数のマルチビットデータセグメントを 含み、上記前処理段階は、プログラム電位をマルチビットセグメントへ順番に 印加して選択されたブロックをマルチビットセグメント毎にプリプログラムし 、上記マルチビットセグメントのプリプログラミングを検査し、そして上記ブ ロックがプリプログラムされるまで上記ブロック内の次のマルチビットセグメ ントへ進む論理回路を含み、上記第1チェックポイントは上記マルチビットセ グメントのプリプログラミングの間にある請求項(26)に記載の集積回路メモリ 。(29)上記複数のブロック内のブロックは複数のマルチビットデータセグメントを 含み、上記前処理段階は、プログラム電位をマルチビットセグメントへ順番に 印加して選択されたブロックをマルチビットセグメント毎にプリプログラムし、 上記マルチビットセグメントのプリプログラミングを検査し、そして上記ブロ ックがプリプログラムされるまで上記ブロック内の次のマルチビットセグメン トへ進む論理回路を含み、上記第1チェックポイントはマルチビットセグメン トへプログラム電位を印加した後に、且つ上記マルチビットセグメントのプロ グラミングを検査する前に割り込みを可能にする請求項(26)に記載の集積回路 メモリ。(30)上記複数のブロックは複数のマルチビットデータセグメントを含み、上記消 段階は、消去電位を上記複数のマルチビットセグメントへ印加する論理回路を 含み、上記第2チェックポイントは上記消去電位の印加中に割り込みを可能に する請求項(26)に記載の集積回路メモリ。(31)上記複数のブロックは複数のマルチビットデータセグメントを含み、上記消 段階は、マルチビットセグメントを順次に試験して上記消去を検査し、上記ブ ロックの消去が検査されるまで次のマルチビットセグメントへ進む論理回路を 含み、上記第3チェックポイントはマルチビットセグメントの試験の間に割り 込みを可能にする請求項(26)に記載の集積回路メモリ。(32)上記複数のブロックは複数のマルチビットデータセグメントを含み、上記消 段階は、マルチビットセグメントを順次に試験することによって上記消去を検 査し、上記ブロックの消去が検査されてしまうまで次のマルチビットセグメン トへ進む論理回路を含み、上記第3チェックポイントはマルチビットセグメン トの試験の後で、次のマルチビットセグメントへ進む前に割り込みを可能にす る請求項(26)に記載の集積回路メモリ。(33)上記消去手順の割り込みと、上記消去手順への復帰との間に、上記複数のブ ロック内の上記選択されたブロック以外のブロックへの読み出しアクセスを実 行する制御論理回路を含んでいる請求項(26)に記載の集積回路メモリ。(34)上記メモリアレイは、 複数のブロック選択トランジスタのセットを備え、上記ブロック選択トラン ジスタの各セットは、複数のグローバルビットライン内の対応するグローバル ビットラインに結合され、 複数のローカルビットラインのセットを更に備え、上記ローカルビットライ ンの各セットは対応するブロック選択トランジスタのセットを通して対応する グローバルビットラインに結合され、上記アレイ内のメモリセルは上記複数の ローカルビットラインのセット内の1つのローカルビットラインに結合されて いるドレイン端子を有し、 複数・・・
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