特許

J-GLOBAL ID：200903092149391395

デバイスの試験装置及び試験方法

発明者： 村田 清志
出願人/特許権者： 株式会社アドバンテスト
代理人 (1件)： 龍華 明裕
公報種別：公開公報
出願番号（国際出願番号）：特願2004-242993
公開番号（公開出願番号）：特開2006-058251
出願日： 2004年08月23日
公開日（公表日）： 2006年03月02日
要約：

【課題】 テストパターンを格納するメモリ領域を有効に活用する。【解決手段】 被試験デバイスを試験する試験装置は、命令サイクル毎に、被試験デバイスの試験プログラムに含まれる命令を順次実行する命令実行部と、各命令に対応付けて、当該命令を実行する命令サイクル期間中に出力する試験パターン列のパターン長を識別するパターン長識別情報、及び、当該試験パターン列を格納する試験パターンメモリと、一の命令を実行する場合において、一の命令に対応付けて試験パターンメモリに格納されたパターン長識別情報に対応する長さの試験パターン列を、試験パターンメモリから読み出す試験パターンメモリ読出部と、一の命令を実行する命令サイクル期間中に、一の命令に対応して試験パターンメモリ読出部が読み出した試験パターン列を、被試験デバイスの端子に対して出力する試験パターン出力部とを備える。【選択図】図2

請求項（抜粋）：

被試験デバイスを試験する試験装置であって、 命令サイクル毎に、前記被試験デバイスの試験プログラムに含まれる命令を順次実行する命令実行部と、 各命令に対応付けて、当該命令を実行する命令サイクル期間中に出力する試験パターン列のパターン長を識別するパターン長識別情報、及び、当該試験パターン列を格納する試験パターンメモリと、 一の命令を実行する場合において、前記一の命令に対応付けて前記試験パターンメモリに格納された前記パターン長識別情報に対応する長さの試験パターン列を、前記試験パターンメモリから読み出す試験パターンメモリ読出部と、 前記一の命令を実行する命令サイクル期間中に、前記一の命令に対応して前記試験パターンメモリ読出部が読み出した前記試験パターン列を、前記被試験デバイスの端子に対して出力する試験パターン出力部と を備える試験装置。

IPC (1件)：

G01R 31/28

FI (1件)：

G01R31/28 P

Fターム (12件)：

2G132AA01 ,  2G132AB01 ,  2G132AC03 ,  2G132AC14 ,  2G132AE06 ,  2G132AE08 ,  2G132AE14 ,  2G132AE19 ,  2G132AG02 ,  2G132AG06 ,  2G132AG11 ,  2G132AL35

引用特許：

出願人引用 (2件)

• シリアルパターン発生器
  公報種別：公開公報   出願番号：特願平5-013216   出願人：横河電機株式会社
• 特開平2-083473