特許

J-GLOBAL ID：200903092323408081

ゲートウェイおよびマルチプロセッサシステム

発明者： 高松 創
出願人/特許権者： 日本鋼管株式会社
代理人 (1件)： 長谷川 和音
公報種別：公開公報
出願番号（国際出願番号）：特願平8-228479
公開番号（公開出願番号）：特開平10-069464
出願日： 1996年08月29日
公開日（公表日）： 1998年03月10日
要約：

【要約】【課題】マルチプロセッサシステムを容易に構成することを可能にする。【解決手段】システムバスBn-B0にプロセッサPCを階層的に挿入するためのゲートウェイであって、プロセッサPCのローカルシステムバス、上位および下位階層側のシステムバス相互間のデータ伝送を選択的に許可するトランスミッションゲートTGと、プロセッサPCの階層のメモリアクセス情報を保持するバッファメモリと、下位階層から1以上の下位階層側システムバスへのメモリアクセス要求をバッファメモリに保持されたアクセス情報と照合し、この照合結果に基づいてゲートTGを制御する制御回路とを備え、ゲートTGが双方向ゲートtgm-tg0と、ローカルシステムバス、上位および下位階層側システムバスに対する双方向ゲートtgm-tg0の配線接続状態を検出し、この検出結果に基づいて双方向ゲートtgm-tg0のロック制御を行なうロック制御部GCCを有する。

請求項（抜粋）：

並列的な複数のシステムバスにデータプロセッサ部を階層的に挿入するためのゲートウェイであって、前記データプロセッサ部のローカルシステムバス、前記データプロセッサ部の階層よりも上位階層側のシステムバス、および前記データプロセッサ部の階層よりも下位階層側のシステムバス相互間のデータ伝送を選択的に許可するトランスミッションゲート部と、前記データプロセッサ部の階層のメモリアクセス情報を保持するバッファメモリと、1以上の下位階層側システムバスに下位階層から供給されるメモリアクセス要求を前記バッファメモリに保持されたメモリアクセス情報と照合し、この照合結果に基づいて前記トランスミッションゲート部を制御する制御回路とを備え、前記トランスミッションゲート部は各々1システムバスに割り当てられる複数の双方向ゲートと、前記ローカルシステムバス、上位階層側システムバスおよび下位階層側システムバスに対する前記複数の双方向ゲートの配線接続状態を検出し、この検出結果に基づいてこれら複数の双方向ゲートのロック制御を行なうロック制御部を有することを特徴とするゲートウェイ。

IPC (2件)：

G06F 15/16 ,  G06F 13/36 530

FI (2件)：

G06F 15/16 400 B ,  G06F 13/36 530 B

引用特許：

審査官引用 (3件)

• 特開平4-005746
  
• デ-タ処理システム
  公報種別：公開公報   出願番号：特願平4-020460   出願人：株式会社日立製作所
• 特開平4-005746