減少されたゲート高さを有するトランジスタを製造する方法

発明者： , , , , , ,
出願人/特許権者：
代理人 (4件)：坂口博 , 市位嘉宏 , 上野剛史 , 太佐種一
公報種別：公表公報
出願番号（国際出願番号）：特願2006-524629
公開番号（公開出願番号）：特表2007-513489
出願日： 2004年06月29日
公開日（公表日）： 2007年05月24日
要約：

【課題】減少されたゲート高さを有する集積回路トランジスタを形成する方法およびシステムを開示すること。【解決手段】本方法は、基板、基板の上のゲート導体(13)、およびゲート導体(13)の上の少なくとも1つの犠牲層(14〜16)を有する積層構造を形成する。このプロセスは、積層構造を基板から延びる少なくとも1つのゲート・スタックにパターン形成し、ゲート・スタックに隣接してスペーサ(60)を形成し、ゲート・スタックに隣接してソースおよびドレイン領域(71)を形成するようにスペーサで保護されていない基板の領域にドーピングし、そして、スペーサ(60)および犠牲層(14〜16)を除去する。【選択図】図30

請求項（抜粋）：

減少されたゲート高さを有する集積回路トランジスタを形成する方法であって、基板、前記基板の上のゲート導体(13)、および前記ゲート導体(13)の上の少なくとも1つの犠牲層(14〜16)を有する積層構造を形成するステップと、前記積層構造を前記基板から延びる少なくとも1つのゲート・スタックにパターン形成するステップと、前記ゲート・スタックに隣接してスペーサ(60)を形成するステップと、前記ゲート・スタックに隣接してソースおよびドレイン領域(71)を形成するように、前記スペーサ(60)で保護されていない前記基板の領域にドーピングするステップと、前記スペーサ(60)および前記犠牲層(14〜16)を除去するステップとを備える方法。

IPC (3件)：

H01L 29/786 , H01L 29/78 , H01L 21/265

FI (4件)：

H01L29/78 617J , H01L29/78 617K , H01L29/78 301S , H01L21/265 604M

Fターム (66件)：

5F110AA02 , 5F110AA26 , 5F110BB04 , 5F110CC02 , 5F110DD05 , 5F110DD13 , 5F110EE02 , 5F110EE05 , 5F110EE06 , 5F110EE07 , 5F110EE09 , 5F110EE14 , 5F110EE32 , 5F110FF02 , 5F110GG02 , 5F110GG12 , 5F110GG42 , 5F110GG43 , 5F110GG44 , 5F110HJ01 , 5F110HJ06 , 5F110HJ13 , 5F110HJ23 , 5F110HK05 , 5F110HK08 , 5F110HK34 , 5F110HK40 , 5F110HM02 , 5F110QQ11 , 5F140AA00 , 5F140AA11 , 5F140AA14 , 5F140AA24 , 5F140AA39 , 5F140AB03 , 5F140AC36 , 5F140BA01 , 5F140BC13 , 5F140BF04 , 5F140BF05 , 5F140BF06 , 5F140BF10 , 5F140BF11 , 5F140BF18 , 5F140BG10 , 5F140BG20 , 5F140BG22 , 5F140BG51 , 5F140BG53 , 5F140BG54 , 5F140BG56 , 5F140BG58 , 5F140BH06 , 5F140BH14 , 5F140BH33 , 5F140BH35 , 5F140BJ01 , 5F140BJ08 , 5F140BK02 , 5F140BK10 , 5F140BK13 , 5F140BK17 , 5F140BK21 , 5F140BK22 , 5F140CE07 , 5F140CF04

引用特許：

審査官引用 (4件)

半導体装置の製造方法
公報種別：公開公報出願番号：特願平11-345924 出願人：三菱電機株式会社
半導体装置およびその製造方法
公報種別：公開公報出願番号：特願平6-255108 出願人：三菱電機株式会社
特開平1-278777

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