特許
J-GLOBAL ID：200903092458928050
同期整流器
発明者：
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出願人/特許権者：
代理人 (1件)：
五十嵐 清
公報種別：公開公報
出願番号（国際出願番号）：特願平8-311296
公開番号（公開出願番号）：特開平10-146052
出願日： 1996年11月07日
公開日（公表日）： 1998年05月29日
要約：
【要約】【課題】 低電力損失の同期整流器を提供する。【解決手段】 DC-DC変換回路の同期整流器18を第1のMOS FET7と第2のMOS FET8とバイアスダイオード20と短絡スイッチ素子21と抵抗体22,23で構成する。第1のMOS FET7と短絡スイッチ素子21はメインスイッチ素子4のオン動作に同期してオンさせる。第2のMOS FET8はメインスイッチ素子4がオフのときオンさせる。メインスイッチ素子4のオン時はチョークコイル12の電流は第1のMOS FET7を通し、メインスイッチ素子4のオフ時は第2のMOS FET8を通して流す。メインスイッチ素子4のオフ状態で、トランス2の巻線電圧が零電圧になったときにも、短絡スイッチ素子21のオフ動作で、バイアスダイオード20により第2のMOS FET8のゲート・ソース間の入力寄生容量の電荷放電を阻止し、第2のMOS FET8を引き続きオン動作させる。
請求項（抜粋）：
直流電源にトランスの一次巻線とメインスイッチ素子の直列回路が接続され、前記メインスイッチ素子のオン・オフ駆動により前記トランスの二次巻線に誘起する電圧を整流平滑して出力するDC-DC変換回路に組み込まれる同期整流器において、前記メインスイッチ素子がオンしたときにマイナスの電圧が発生する側のトランスの二次巻線の一端側に第1のMOS FETのドレインが、プラスの電圧が発生する側の前記トランスの二次巻線の他端側に第1のMOS FETのゲートがそれぞれ接続され、前記第1のMOS FETのゲートに第2のMOS FETのドレインが、前記第1のMOS FETのソースに第2のMOS FETのソースがそれぞれ接続され、前記第1のMOS FETのドレインと第2のMOS FETのゲート間には第2のMOS FETのゲート側をカソード側としてバイアスダイオードが接続されており、この第2のMOS FETのゲートとソース間には前記トランスの二次巻線の電圧を駆動源として前記第1のMOS FETのゲートがプラス電位となる期間をオン期間としてオンして前記第2のMOS FETのゲート・ソース間を短絡する短絡スイッチ素子が設けられている同期整流器。
IPC (2件)：
FI (2件)：
H02M 3/28 F
, H02M 7/21 A
