特許
J-GLOBAL ID：200903092490378488
アナログ-デジタル変換用積分及び折返し回路
発明者：
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出願人/特許権者：
代理人 (1件)：
松本 研一
公報種別：公開公報
出願番号（国際出願番号）：特願2001-109377
公開番号（公開出願番号）：特開2002-033664
出願日： 2001年04月09日
公開日（公表日）： 2002年01月31日
要約：
【要約】【課題】 アナログ入力信号を複数の二進出力ビットに変換するアナログ-デジタル変換回路を提供する。【解決手段】 アナログ-デジタル変換回路(10)は、入力信号の積分値に比例する電荷を蓄積する積分コンデンサ(44)と演算増幅器(46)を含み、該増幅器の出力電荷量が実質的に第2の所定の電荷量に等しくなる度に、電荷減算回路(30)が第1の所定の電荷を積分コンデンサから除去する。デジタル論理回路(66)が、第1の所定の電荷が積分コンデンサから除去される回数を追跡して、複数の二進出力ビットのうちの少なくとも1ビットを供給する。残余量子化回路が積分コンデンサ(44)の残余電荷を求め、残余電荷に対応する、複数の二進出力ビットのうちの少なくとも1つの追加ビットを供給する。
請求項（抜粋）：
アナログ入力信号を複数の二進出力ビットに変換するアナログ-デジタル変換回路(10)において、前記アナログ入力信号を受け取る反転端子(47)と出力端子(49)を備える演算増幅器(46)と、前記演算増幅器(46)の前記出力端子(49)と前記反転端子(47)との間に接続された積分コンデンサ(44)であって、前記アナログ入力信号の積分値に比例する電荷量を蓄積する積分コンデンサ(44)と、前記演算増幅器(46)の前記出力端子(49)と前記反転端子(47)とに選択的に接続され、前記演算増幅器(46)の出力電荷が第2の所定の電荷レベル(300)に実質的に等しいときに前記積分コンデンサ(44)から第1の所定の電荷(310)を除去する電荷減算回路(36)であって、前記第1の所定の電荷(310)が前記積分コンデンサ(44)から複数回除去され、前記積分コンデンサ(44)からの前記第1の所定の電荷(310)の複数回の除去によって、前記積分コンデンサ(44)の蓄積可能な最大電荷より前記アナログ入力信号の前記積分値が大きくなることができるようにする、当該電荷減算回路(36)と、前記電荷減算回路(36)に接続されたデジタル論理回路(66)であって、前記電荷減算回路(36)によって前記第1の所定の電荷(310)が前記積分コンデンサ(44)から除去された回数を追跡して、前記複数の二進出力ビットのうち少なくとも1ビットを供給する当該デジタル論理回路(66)と、前記演算増幅器(46)の前記出力(49)と前記積分コンデンサ(44)とに接続され、前記積分コンデンサ(44)から前記第1の所定の電荷(310)が前記複数回除去された後に前記積分コンデンサ(44)内に蓄積されている電荷量に実質的に等しい残余電荷量を決定する残余量子化回路(450)であって、前記残余電荷に対応する、前記複数の二進出力ビットのうちの少なくとも1つの追加ビットを供給する当該残余量子化回路(450)と、を備えるアナログ-デジタル変換回路(10)。
Fターム (12件)：
5J022AA08
, 5J022BA04
, 5J022CA07
, 5J022CA10
, 5J022CD04
, 5J022CE09
, 5J022CF02
, 5J022CF03
, 5J022CF07
, 5J022CF08
, 5J022CG01
, 5J022CG04
