特許
J-GLOBAL ID：200903092597498320
連想メモリ
発明者：
,
出願人/特許権者：
代理人 (1件)：
渡辺 望稔 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-255092
公開番号（公開出願番号）：特開平8-124386
出願日： 1994年10月20日
公開日（公表日）： 1996年05月17日
要約：
【要約】【目的】各エントリ毎にメモリテーブルに半永久的に保持するかどうかを定義可能な新規な連想メモリの提供。【構成】各データを記憶する複数のメモリワード対応して備えられた検出する一致検出回路を備えた連想メモリにおいて、有効データが記憶されているか否かの記憶状態を示す第1のフラグが記憶される第1のフラグレジスタと、過去の複数回の検索において少なくとも一度一致が検出されたか否かの履歴状態を示す第2のフラグが記憶される第2のフラグレジスタと、この第2のフラグの履歴状態に応じて対応するメモリワードの第1のフラグレジスタの第1のフラグを各ワード毎に書き込み可能な記憶状態に変更する記憶状態変更回路とこの記憶状態変更回路の有効化制御フラグとをワード毎に有し、第2のフラグレジスタの第2のフラグを各ワード毎に記憶させる履歴状態リセット回路を備えることにより、上記目的を達成する。
請求項（抜粋）：
各データをそれぞれ記憶する複数のメモリワードと、それら複数のメモリワードそれぞれに対応して備えられ、対応するメモリワードに記憶されたデータと入力された検索データとの一致不一致を検出する一致検出回路とを備えた連想メモリにおいて、前記複数のメモリワードそれぞれに対応して備えられ、対応するメモリワードが、検索の対象とされる有効データが記憶された第1の記憶状態にあるメモリワードであるか、あるいは前記有効データが記憶されておらず、したがって書き込みが許容される第2の記憶状態にあるメモリワードであるかを示す第1のフラグが記憶される第1のフラグレジスタと、前記複数のメモリワードそれぞれに対応して備えられ、対応するメモリワードが、過去の複数回の検索において少なくとも一度一致が検出された第1の履歴状態にあるメモリワードであるか、あるいは過去の複数回の検索において全て不一致であった第2の履歴状態にあるメモリワードであるかを示す第2のフラグが記憶される第2のフラグレジスタと、前記第1の記憶状態にあるメモリワードのうち、前記第1の履歴状態および前記第2の履歴状態のうちいずれか一方の状態を示す前記第2のフラグが記憶された前記第2のフラグレジスタに対応するメモリワードを、前記第2の記憶状態に変更する記憶状態変更回路とこの記憶状態変更回路の有効化制御フラグとをワード毎に有し、前記複数の第2のフラグレジスタに、前記第2の履歴状態を示す前記第2のフラグを各ワード毎に記憶させる履歴状態リセット回路を備えたことを特徴とする連想メモリ。
引用特許：
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