半導体集積回路

発明者：
出願人/特許権者：
代理人 (1件)：京本直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-327886
公開番号（公開出願番号）：特開平8-186238
出願日： 1994年12月28日
公開日（公表日）： 1996年07月16日
要約：

【要約】【目的】GTLインタフェース回路と、同時双方向バッファ回路の下地レイアウトを共用化する。【構成】同時双方向バッファ回路のレイアウトブロックは、抵抗素子1とPチャネル型トランジスタ2とNチャネル型トランジスタ3とセレクタ/プリバッファ7と差動増幅器4bおよび4cから構成され、そのうち抵抗素子1とNチャネル型トランジスタ3と差動増幅器4cをGTL入力バッファ回路と、抵抗素子1とNチャネル型トランジスタ3とをGTL出力バッファとをそれぞれ共用し、これら2つのバッファ回路のNチャネル型トランジスタ3のドレインと差動増幅器4cの信号入力端をブロック内に配設する配線で接続してGTL双方向バッファに共用化するようにし、これら3つのバッファ回路と同時双方向バッファ回路とのいずれを選択するかはメタライズ工程で行なう。

請求項（抜粋）：

複数の機能ブロック列とこれらの機能ブロックそれぞれを接続するために前記機能ブロック間に配設される配線チャネル領域とが内部領域内に配置され、前記内部領域の周辺に複数のGTLインタフェース回路および複数の同時双方向バッファ回路からなる入出力バッファが配置されるとともに、前記複数の機能ブロックおよび前記配線チャネル領域上に想定された格子に沿って前記機能ブロックと前記入出力バッファ間の接続用配線を配設し所望の論理回路を半導体基板上に構成するマスタスライス方式の半導体集積回路において;前記GTLインタフェース回路群および前記同時双方向バッファ回路群を前記内部領域の周辺の任意の場所にそれぞれ混在して配置することを特徴とする半導体集積回路。

IPC (8件)：

H01L 27/118 , H01L 21/82 , H01L 27/04 , H01L 21/822 , H01L 21/8238 , H01L 27/092 , H03K 19/082 , H03K 19/173

FI (6件)：

H01L 21/82 M , H01L 21/82 P , H01L 27/04 A , H01L 27/04 E , H01L 27/08 321 J , H01L 27/08 321 L

引用特許：

審査官引用 (4件)

特開昭62-095852
特開平4-225275
半導体集積回路装置
公報種別：公開公報出願番号：特願平5-004821 出願人：株式会社日立製作所

全件表示

前のページに戻る