特許

J-GLOBAL ID：200903092791053657

半導体集積回路

発明者： 梅沢 明 ,  高野 芳徳 ,  丹沢 徹
出願人/特許権者： 株式会社東芝
代理人 (2件)： 伊丹 勝 ,  田村 和彦
公報種別：公開公報
出願番号（国際出願番号）：特願2006-216493
公開番号（公開出願番号）：特開2006-351193
出願日： 2006年08月09日
公開日（公表日）： 2006年12月28日
要約：

【課題】EEPROMの読み出し回路系の安定性と高速性を実現した半導体集積回路を提供する。【解決手段】センスアンプ3は、オペアンプOPと電流源負荷PMOSトランジスタQP1,QP2を有する。センスノードSAは、クランプ用NMOSトランジスタQN1を介し、カラム2を介して、メモリセルアレイ1の選択されたビット線BLに接続される。参照ノードREFは、ダミークランプ用NMOSトランジスタQN2及びダミーカラムゲートQN3を介して参照セルRMCに接続される。クランプ用NMOSトランジスタQN1,QN2を駆動するバイアス回路5は、BGR回路51と、その出力基準電圧Vrefを比例倍するレギュレータ52により構成される。【選択図】図1

請求項（抜粋）：

電気的書き換え可能な不揮発性メモリセルが配列されたメモリセルアレイと、 一方の入力端子を前記メモリセルアレイの選択されたビット線に接続されるセンスノードとし、他方の入力端子を基準電流源に接続される参照ノードとするオペアンプと、 前記センスノード及び参照ノードと電源端子の間に設けられた電流源負荷と、 前記センスノードとビット線との間及び前記参照ノードと基準電流源との間にそれぞれ介在させたクランプ用トランジスタと、 これらのクランプ用トランジスタのゲートにバイアス電圧を供給するバイアス回路と備え、 前記バイアス回路は、 電源及び温度に依存しない基準電圧を発生する基準電圧発生回路と、 この基準電圧発生回路から出力される基準電圧に定数を乗算して前記バイアス電圧を発生させるレギュレータと を有することを特徴とする半導体集積回路。

IPC (1件)：

G11C 16/06

FI (2件)：

G11C17/00 632Z ,  G11C17/00 634C

Fターム (7件)：

5B125BA01 ,  5B125CA12 ,  5B125CA13 ,  5B125DA09 ,  5B125EE05 ,  5B125EE13 ,  5B125EG16

引用特許：

審査官引用 (2件)

• 半導体集積回路及びマイクロコンピュータ
  公報種別：公開公報   出願番号：特願平9-018413   出願人：株式会社日立製作所
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平10-211131   出願人：株式会社東芝