特許

J-GLOBAL ID：200903092813250281

時計機構

発明者： 櫻井 三男 ,  平井 義郎 ,  北見 稔之 ,  山本 昌生 ,  和田 美加代
出願人/特許権者： 富士通株式会社
代理人 (1件)： 井桁 貞一
公報種別：公開公報
出願番号（国際出願番号）：特願平6-098986
公開番号（公開出願番号）：特開平7-306277
出願日： 1994年05月13日
公開日（公表日）： 1995年11月21日
要約：

【要約】【目的】情報処理装置で使用される時計機構に関し、再設定時刻を徐々に反映させて時刻の再設定を自由に行い、精度を向上させた時計機構を実現する。【構成】入力クロックをカウントして時刻を表示する時刻カウンタ1と、時刻情報を入力する時刻入力手段2と、入力された時刻情報と時刻カウンタ1の内容との差に基づいて、時刻誤差を算出する誤差計算手段3と、時刻誤差を分割配分して、表示時刻から正しい時刻に至る補正時刻列を、順次生成して時刻カウンタに設定する補正時刻設定手段4とを有する。また、補正時刻設定手段4の代わりに、時刻誤差に相当するクロック数を保持し補正操作ごとにカウントダウンする誤差カウンタ5と、誤差の符号を保持する誤差方向フラグ6と、指示のある期間、時刻カウンタ1に入力するクロックパルスの数を誤差方向フラグ6の値に従って増/減させるクロック制御手段7を設ける。

請求項（抜粋）：

入力されるクロックパルスをカウントすることにより時刻を表示する時刻カウンタ(1)と、時刻情報を入力する時刻入力手段(2)と、入力された時刻情報とそのときの時刻カウンタ(1)の表示時刻との差に基づいて、正しい時刻にするまでの期間を定めて、その時点までの時刻誤差を算定する誤差計算手段(3)と、時刻誤差を分割配分して、表示時刻から正しい時刻に至る補正時刻列を、順次生成して時刻カウンタ(1)に設定する補正時刻設定手段(4)とを有する時計機構。

IPC (3件)：

G04G 5/02 ,  G04C 9/08 ,  G06F 1/14

引用特許：

審査官引用 (3件)

• 時刻補正方式
  公報種別：公開公報   出願番号：特願平3-295343   出願人：富士通株式会社, 富士通コミユニケーシヨン・システムズ株式会社
• 特開昭58-103017
  
• 特開昭58-103017