特許

J-GLOBAL ID：200903092917367253

半導体パッケ-ジ

発明者： チュアン チェア ,  ジョージ マノツ ,  ダン キゼル
出願人/特許権者： インターナショナル・レクチファイヤー・コーポレーション
代理人 (1件)： 谷 義一 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-273424
公開番号（公開出願番号）：特開2000-114445
出願日： 1999年09月27日
公開日（公表日）： 2000年04月21日
要約：

【要約】【課題】 MOSゲートデバイスを通る電流経路の抵抗を低下させ、この電流経路のインダクタンスを低下させること。【解決手段】 半導体パッケージ110は、底部プレート部分13およびここから延びる少なくとも1つの第1の端子12aを有する底部リードフレーム、第1の端子12aと同一平面上にある少なくとも1つの第2の端子12b、第1の端子が結合された、ドレイン接続を画定する底部表面と、ソースを画定する第1の金属化領域18およびゲートを画定する第2の金属化領域がその上に配置された上部表面とを有する半導体パワーMOSFETダイ16、ソース接続を画定する第1の金属化領域の大部分に結合され、その大部分に及ぶ銅板30、ならびに銅板30を第2の端子12bに結合するようにサイズを取られ成形された、少なくとも1つのビーム部分34を含む。

請求項（抜粋）：

底部プレート部分および該底部プレート部分から延びる少なくとも1つの第1の端子を有する底部リードフレーム、前記第1の端子と同一平面上にある少なくとも1つの第2の端子、前記第1の端子がドレインに電気的に接続されるように前記リードフレームの底部プレートに結合された、ドレイン接続を画定する底部表面と、ソースを画定する第1の金属化領域、およびゲートを画定する第2の金属化領域がその上に配置された上部表面とを有する半導体パワーMOSFETダイ、ソース接続を画定する前記第1の金属化領域の大部分に結合され、その大部分に及ぶ銅板、および前記第2の端子が前記ソースに電気的に結合されるように前記銅板部分を少なくとも1つの前記第2の端子に結合するようにサイズを取られ成形された、少なくとも1つのビーム部分を含むパワー半導体パッケージ。

IPC (2件)：

H01L 23/48 ,  H01L 21/60 301

FI (2件)：

H01L 23/48 G ,  H01L 21/60 301 A

引用特許：

審査官引用 (1件)

• リードフレームおよびそれを用いた半導体集積回路装置
  公報種別：公開公報   出願番号：特願平6-272182   出願人：株式会社日立製作所