オフセット自動無効化を行うセンス増幅器

発明者：
出願人/特許権者：
代理人 (1件)：社本一夫 (外5名)
公報種別：公表公報
出願番号（国際出願番号）：特願平9-506795
公開番号（公開出願番号）：特表平11-509667
出願日： 1996年07月16日
公開日（公表日）： 1999年08月24日
要約：

【要約】ランダム・アクセス・メモリのメモリ・セルの状態を決定するセンス増幅器が、差動増幅器の形態で接続された第1および第2のトランジスタを含む。第1および第2のトランジスタは、メモリ・セルの状態を検知するために制御電極が「ビット」線および「ビットB」線にそれぞれ接続される。センス増幅器は更に、差動増幅器の形態で接続された第3および第4のトランジスタを含む。差動増幅器形態は、オフセット誤差を有し、読出し位相においてメモリ・セルの状態を表示する差動出力を与える。センス増幅器は更に、第3および第4のトランジスタの制御電極と基準電位との間にそれぞれ接続された第1および第2のコンデンサと、「ビット」線および「ビットB」線が読出し中でない無効化位相においてオフセット誤差を表わす電圧を第1および第2のコンデンサへ接続するフィードバック回路とを含む。第1と第3のトランジスタは、直列または並列に接続される。同様に、第2と第4のトランジスタは、直列または並列に接続される。オフセット誤差を無効化することにより、RAMのアクセス時間が短縮される。

請求項（抜粋）：

ランダム・アクセス・メモリのメモリ・セルの状態を決定するセンス増幅器であって、前記メモリ・セルがそこに接続された「ビット」線と「ビットB」線とを有するセンス増幅器において、差動増幅器の形態に接続され、メモリ・セルの状態を検知するため前記「ビット」線および「ビットB」線にそれぞれ接続された制御電極を有する第1および第2のトランジスタと、オフセット誤差を持ち、読出し位相の間メモリ・セルの状態を表示する差動出力を与える差動増幅器の形態に接続された各々が制御電極を有する第3および第4のトランジスタと、前記第3および第4のトランジスタの制御電極と基準電位間にそれぞれ接続された第1および第2のコンデンサと、前記「ビット」線および「ビットB」線が読出されていない無効化位相において、前記オフセット誤差を表わす電圧を前記第1および第2のコンデンサへ接続するフィードバック回路と、前記読出し位相と無効化位相中の動作に対して前記第1、第2、第3および第4のトランジスタにバイアスを課すバイアス回路とを備えるセンス増幅器。

引用特許：

審査官引用 (2件)

差動チョッパ型CMOS比較器
公報種別：公開公報出願番号：特願平4-013362 出願人：富士通株式会社, 富士通ヴィエルエスアイ株式会社
特開昭55-072863

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