特許

J-GLOBAL ID：200903092997012566

LSI設計方法

発明者： 加藤 文保
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-077482
公開番号（公開出願番号）：特開2000-277616
出願日： 1999年03月23日
公開日（公表日）： 2000年10月06日
要約：

【要約】【課題】LSI設計において、タイミングエラー発生による手戻りを少なくする。【解決手段】マクロのRTL設計の前に1チップレベルのフロアプラン、タイミング解析を行い、1チップレベルのタイミングが検証できてから、1チップを構成するマクロのRTL設計、回路設計、レイアウトを行う。マクロのRTL設計の前にタイミング解析が行われているので、タイミング解析結果を各マクロのRTL設計に反映させることが出来、また、マクロのRTL設計に入ってから、1チップレベルの設計に手戻りを生じることがない。

請求項（抜粋）：

複数のマクロブロックを含むLSIの設計方法において、複数のマクロブロックの配置配線を行うステップと、前記配置配線結果に基き前記複数のマクロブロック間のタイミング解析を行うステップと、前記タイミング解析結果に基きマクロブロック内部の設計を行うステップとを有することを特徴とするLSI設計方法。

IPC (2件)：

H01L 21/82 ,  G06F 17/50

FI (3件)：

H01L 21/82 A ,  G06F 15/60 656 D ,  G06F 15/60 658 U

Fターム (18件)：

5B046BA03 ,  5B046BA04 ,  5B046BA06 ,  5B046JA07 ,  5F064AA06 ,  5F064BB09 ,  5F064BB13 ,  5F064BB15 ,  5F064BB40 ,  5F064CC02 ,  5F064CC30 ,  5F064DD03 ,  5F064DD04 ,  5F064DD13 ,  5F064EE14 ,  5F064EE15 ,  5F064EE47 ,  5F064HH20

引用特許：

審査官引用 (2件)

• 論理回路設計制約生成装置
  公報種別：公開公報   出願番号：特願平9-160026   出願人：松下電器産業株式会社
• 自動配置配線方法
  公報種別：公開公報   出願番号：特願平8-287116   出願人：シャープ株式会社