特許
J-GLOBAL ID：200903093037683519

多層配線構造及び半導体搭載用基板

発明者：
加藤 泰文

加藤 泰文 について

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青木 智東至

青木 智東至 について

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梶田 真二

梶田 真二 について


出願人/特許権者：
イビデン株式会社

イビデン株式会社 について


代理人 (1件)： 恩田 博宣
公報種別：公開公報
出願番号（国際出願番号）：特願平11-054049
公開番号（公開出願番号）：特開2000-252595
出願日： 1999年03月02日
公開日（公表日）： 2000年09月14日
要約：
【要約】【課題】 積層した配線板間にボイドがないようにして信頼性を高くし、しかも、積層した両配線板の厚さを薄くする。【解決手段】 プリプレグ32を挟んで積層される配線板18,19の各導体パターン面には、そのパターン非形成領域に、導体パターン30との間隔が100〜300μmの範囲内の幅Wとなるように、導体パターン30と同じ厚さの擬似パターン31を形成する。擬似パターン31は、導体パターン30の形成時に、電気的機能を具備しない導体パターンとして同一工程で形成する。
請求項（抜粋）：
導体パターンが形成された導体パターン面を備えた配線板を含む一対の基板が、前記導体パターン面が内側となる状態で、前記両基板間に接着層を挟んで積層される多層配線構造において、前記接着層に向き合う前記導体パターン面には、前記導体パターンが形成されていない領域に、前記導体パターンとの間隔が所定の幅となるように擬似パターンが形成されている多層配線構造。
IPC (3件)：
H05K 1/02 ,  H01L 23/12 ,  H05K 3/46
FI (3件)：
H05K 1/02 J ,  H05K 3/46 Z ,  H01L 23/12 Q
Fターム (22件)：
5E338AA03 ,  5E338AA11 ,  5E338BB63 ,  5E338BB71 ,  5E338CC01 ,  5E338CC09 ,  5E338CD11 ,  5E338CD33 ,  5E338EE21 ,  5E338EE24 ,  5E346AA12 ,  5E346AA15 ,  5E346AA22 ,  5E346BB01 ,  5E346BB15 ,  5E346BB16 ,  5E346EE02 ,  5E346EE06 ,  5E346EE07 ,  5E346EE09 ,  5E346HH11 ,  5E346HH24
引用特許：
審査官引用 (4件)
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