ESD保護回路

発明者： , , ,
出願人/特許権者：
代理人 (1件)：浅村皓 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-250645
公開番号（公開出願番号）：特開平9-186249
出願日： 1996年09月20日
公開日（公表日）： 1997年07月15日
要約：

【要約】【課題】高効率で空間利用効率の高い静電的放電(ESD)保護回路を得る。【解決手段】本発明のESD機能は、内部的ツェナーダイオード電流源からの多重エミッターフィンガーへの均一なターンオンを通して実現される。このツェナーダイオードはまた、信号経路に付加的な直列インピーダンスを導入することなしに、保護回路トリガー電圧を典型的な〜18Vから〜7Vへと低下させるように動作する。それによってバイポーラーおよびCMOSの入力および出力バッファーを保護するために特に適したNPN構造が実現する。

請求項（抜粋）：

多重エミッタ静電的放電保護回路の構造であって、a. 第1の導電型を持った第1の半導体層(42)と、b. 前記第1の半導体層と反対の第2の導電型を持ち、前記第1の半導体層(42)に重なって配置される第2の半導体層(44)と、c. 前記第2の半導体層(44)と同じ導電型を持つ第3の半導体層(46)と、d. 前記第2の半導体層(44)と同じ導電型を持ち、前記第3の半導体層(46)を通って延在し前記第2の半導体層(44)と電気的に結合するように横方向に間隔を開けた複数の第1領域(50)と、e. 前記第1領域(50)から横方向に間隔を開け、前記第1の半導体層(42)と同じ導電型を有し、前記第3の半導体層(46)と電気的に結合している複数の第2領域(56)と、f. 前記第2領域(56)の間に配置され、互いに同じ導電型を持った複数の第3領域(62)と第4領域(64)と、g. 前記第3(62)あるいは第4(64)のどれか一つの型に少なくとも部分的に接触し、前記第3(62)と第4(64)とは異なる導電型を持った複数の第5領域(65)とを有している多重エミッタ静電的放電保護回路の構造。

IPC (4件)：

H01L 21/8238 , H01L 27/092 , H01L 27/04 , H01L 21/822

FI (2件)：

H01L 27/08 321 H , H01L 27/04 H

引用特許：

審査官引用 (5件)

特開平2-158142
静電放電保護用回路および構造
公報種別：公開公報出願番号：特願平5-243288 出願人：テキサスインスツルメンツインコーポレイテツド
特開平2-253631

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