特許

J-GLOBAL ID：200903093077280794

スーパースケーラープロセッサにおけるOUT-OF-ORDER実行のための統一化された機能オペレーションスケジューラ

発明者： フェイバー、ジョン・ジー ,  ベン-ミーヤ、エイモス ,  ステイプルトン、ウォレン・ジー
出願人/特許権者： アドバンスト・マイクロ・デバイシズ・インコーポレイテッド
代理人 (1件)： 大島 陽一
公報種別：公表公報
出願番号（国際出願番号）：特願平9-514372
公開番号（公開出願番号）：特表平11-510291
出願日： 1996年10月04日
公開日（公表日）： 1999年09月07日
要約：

【要約】スーパースケーラープロセッサ200は、out-of-order実行のためのオペレーションを選択するスケジューラ280を有する。スケジューラ280は、オペレーションに対応するエントリー240に区画された記憶要素及び制御要素を有する。スケジューラ280は、並列パイプライン実行のために実行ユニット251〜257にオペレーションを発行し、必要に応じて実行のためにオペランドを提供し、結果がコミットされるまでオペレーションの結果を維持する再配列バッファとして機能する。スケジューラ280は、実行ユニット251〜257に緊密に結合され、実行ユニット251〜257の入出力に於けるパイプラインボトルネック及びホールドアップを最小化するような広い並列パスを提供する。スケジューラ280は、あるオペレーションの実行のために必要な全てのオペランドが利用可能であるときを判定するためにエントリーをモニタし、必要なオペランドを実行ユニット251〜257に提供する。オペランドはレジスタファイル290、またはスケジューラエントリー、または実行ユニット251〜257から得ることができる。スキャンチェーン530、532、534、536、及び538は、エントリーを互いにリンクし、実行のためのオペレーション及びオペランドを実行する。

請求項（抜粋）：

複数の実行ユニットと、 前記実行ユニットに結合されたスケジューラを有する処理システムであって、 前記スケジューラが、 各エントリーに対応するオペレーションを記述する情報を記憶するためのメモリフィールドを含む複数のエントリーと、 実行のための前記実行ユニットに発行するためのオペレーションを選択するべく前記エントリーをスキャンするロジックと、 発行されたオペレーションの実行のために前記実行ユニットに情報を提供するロジックと、 前回に発行されたオペレーションに関連するエントリーに於ける前回発行されたオペレーションの実行から得られた結果を記憶するロジックを有することを特徴とする処理システム。

IPC (2件)：

G06F 9/38 310 ,  G06F 9/38 370

FI (2件)：

G06F 9/38 310 F ,  G06F 9/38 370 X

引用特許：

審査官引用 (1件)

• マイクロプロセッサ制御装置
  公報種別：公開公報   出願番号：特願平5-233768   出願人：富士通株式会社