特許

J-GLOBAL ID：200903093573104599

半導体装置の製造方法

発明者： 三好 陽介
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 菅野 中
公報種別：公開公報
出願番号（国際出願番号）：特願平9-007648
公開番号（公開出願番号）：特開平10-209151
出願日： 1997年01月20日
公開日（公表日）： 1998年08月07日
要約：

【要約】【課題】 通電によるゲートリーク電流の増大や、SiN膜中の電荷トラップの充放電による耐圧の変動,ドレイン電流の減少といった素子特性劣化や、保護膜と半導体の界面に存在する界面準位に起因するゲートラグ,膜ストレスによるしきい値電圧の変動を改善する。【解決手段】 ゲート電極5とドレイン電極7やソース電極6以外の半導体表面上の部分を覆うSiN膜9を触媒CVD法を用いて成膜する。プラズマCVD法により成膜した場合と比べてゲートリーク電流の増大や、プラズマダメージによるゲートラグが抑制される。また、SiN膜9中の水素濃度が低減されるため、耐圧の変動も抑制される。また、SiN膜9のストレスが従来のSinより1/10程度に低減されるため、しきい値電圧の変動も低減される。

請求項（抜粋）：

電極以外の部分に露出した半導体上に高抵抗材料薄膜を有する半導体装置の製造方法であって、前記薄膜のうち半導体に接触している部分を触媒CVD法を用いて成膜することを特徴とする半導体装置の製造方法。

IPC (7件)：

H01L 21/318 ,  H01L 29/205 ,  H01L 21/331 ,  H01L 29/73 ,  H01L 29/778 ,  H01L 21/338 ,  H01L 29/812

FI (4件)：

H01L 21/318 B ,  H01L 29/205 ,  H01L 29/72 ,  H01L 29/80 H

引用特許：

審査官引用 (1件)

• 薄膜作成方法及び薄膜作成装置並びに半導体-絶縁体接合構造を有する半導体デバイス
  公報種別：公開公報   出願番号：特願平8-257675   出願人：松村英樹, 日本電気株式会社, アネルバ株式会社