特許
J-GLOBAL ID：200903093804015543
半導体装置の製造方法
発明者：
出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願2006-350933
公開番号（公開出願番号）：特開2008-166325
出願日： 2006年12月27日
公開日（公表日）： 2008年07月17日
要約：
【課題】不揮発性メモリを有する半導体装置の信頼性を向上させる技術を提供する。【解決手段】半導体基板1上に、第1方向Aに延在し、それと交差する第2方向Bに並んで配置されるように、第1ゲート電極G1を形成する。続いて、第2絶縁膜22と第2導体膜32とを順に形成し、その上から保護膜51を形成し、保護膜51をエッチバックする。その際、第1ゲート電極G1の上面上に形成された第2導体膜32が露出し、かつ、第1ゲート電極の隣接間に保護膜51が残るように、エッチングを止める。続いて、残った保護膜51をエッチングマスクとして第2導体膜32にエッチングを施し、第1ゲート電極G1上面上の第2導体膜32を除去する。その後、第2導体膜32をパターニングすることにより、取り出し領域Rにおいて、取り出し部を備える第2ゲート電極を形成する。【選択図】図4
請求項（抜粋）：
以下の工程を有することを特徴とする半導体装置の製造方法:
(a)半導体基板の主面上に、第1絶縁膜および第1導体膜を順に形成する工程、
(b)前記第1導体膜をパターニングすることにより、前記半導体基板の主面における第1方向に延在し、かつ、前記第1方向に交差する第2方向に並んで配置された複数の第1ゲート電極を形成する工程、
(c)前記(b)工程後、前記半導体基板の主面上に、前記複数の第1ゲート電極を覆うように、第2絶縁膜および第2導体膜を順に形成する工程、
(d)前記(c)工程後、前記半導体基板の主面上に、前記第2導体膜を覆うように保護膜を形成した後、前記保護膜に対してエッチング処理を施すことにより、前記複数の第1ゲート電極の隣接間では前記保護膜が残るように、前記保護膜を除去する工程、
(e)前記(d)工程後、前記保護膜をエッチングマスクとして前記第2導体膜に対してエッチング処理を施すことにより、前記複数の第1ゲート電極の上面上の前記第2導体膜を除去する工程、
(f)前記(e)工程後、前記保護膜を除去した後、前記第2導体膜をパターニングすることにより、
前記複数の第1ゲート電極の側壁に、前記第2絶縁膜を介して第2ゲート電極を形成するとともに、前記複数の第1ゲート電極の端部側に、前記半導体基板の主面上に一部延在する取り出し部を、前記第2ゲート電極と一体的な導体パターンとなるように形成する工程。
IPC (4件)：
H01L 21/824
, H01L 27/115
, H01L 29/788
, H01L 29/792
H01L27/10 434
, H01L29/78 371
5F083EP18
, 5F083EP22
, 5F083EP30
, 5F083EP48
, 5F083ER21
, 5F083GA21
, 5F083JA04
, 5F083JA35
, 5F083JA37
, 5F083JA39
, 5F083JA53
, 5F083MA06
, 5F083MA19
, 5F083PR07
, 5F083PR39
, 5F083ZA01
, 5F101BA45
, 5F101BB02
, 5F101BB03
, 5F101BD21
, 5F101BE07
