半導体集積回路装置

発明者： , , ,
出願人/特許権者：
代理人 (1件)：徳若光政
公報種別：公開公報
出願番号（国際出願番号）：特願2002-020222
公開番号（公開出願番号）：特開2003-223788
出願日： 2002年01月29日
公開日（公表日）： 2003年08月08日
要約：

【要約】【課題】高速化とタイミング設定の容易化とを可能にしたメモリ回路、高速メモリと大記憶容量メモリ回路を備えた新規な半導体集積回路装置を提供する。【解決手段】ワード線の選択動作と記憶情報に従ってメモリ電流が流れるか否かにされたメモリセルの読み出し回路として、上記メモリセルがそれぞれ接続される複数のビット線にゲートがそれぞれ供給され、かかるビット線に与えられるプリチャージ電圧ではオフ状態に維持される第1導電型の第1MOSFETを含み、上記ビット線の選択信号に対応して動作状態にされる第1増幅回路と、かかる第1増幅回路の複数の増幅信号がそれぞれゲートに供給され、並列形態に接続された第2導電型の第2MOSFETの複数を含み、上記第1増幅回路の増幅信号に対応した増幅信号を形成する第2増幅回路とを設ける。

請求項（抜粋）：

複数のワード線と、上記ワード線の選択動作と記憶情報に従ってメモリ電流が流れるか否かにされたメモリセルの複数と、上記メモリセルの複数が接続されたビット線の複数と、上記複数のワード線の非選択時に上記ビット線のプリチャージ動作を行い、いずれかのワード線の選択時に上記プリチャージ動作を終了させるプリチャージ回路と、上記複数のビット線にゲートがそれぞれ供給され、上記プリチャージ回路によるビット線に与えられるプリチャージ電圧ではオフ状態に維持される第1導電型の第1MOSFETを含み、上記ビット線の選択信号に対応して動作状態にされ、上記ビット線の読み出し信号に対応した増幅信号を形成する第1増幅回路の複数と、上記第1増幅回路の複数の出力信号がゲートにそれぞれ供給され、並列形態に接続された第2導電型の第2MOSFETの複数を含み、上記第1増幅回路の増幅信号に対応した増幅信号を形成する第2増幅回路を備えた第1メモリ回路を含んでなることを特徴とする半導体集積回路装置。

IPC (3件)：

G11C 11/419 , G11C 11/41 , G11C 11/417

FI (4件)：

G11C 11/34 311 , G11C 11/34 305 , G11C 11/34 K , G11C 11/34 301 E

Fターム (6件)：

5B015HH01 , 5B015JJ21 , 5B015KB23 , 5B015NN01 , 5B015PP01 , 5B015PP07

引用特許：

審査官引用 (10件)

特開平2-230596
特開平2-290067
スタティック形半導体メモリ
公報種別：公開公報出願番号：特願平8-079317 出願人：日本電信電話株式会社

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