特許

J-GLOBAL ID：200903093995583520

半導体記憶装置

発明者： 伊藤 和弥
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 徳若 光政
公報種別：公開公報
出願番号（国際出願番号）：特願2000-059729
公開番号（公開出願番号）：特開2001-250400
出願日： 2000年03月06日
公開日（公表日）： 2001年09月14日
要約：

【要約】【課題】 高速動作及び低消費電力化を図りつつ、テスト時間の短縮化を可能にした半導体記憶装置を提供する。【解決手段】 ダイナミック型メモリセルで構成された第1記憶部と、スタティック型メモリセルで構成され、複数のメモリブロックからなる第2記憶部からなり、上記第1記憶部において選択される1つのワード線単位での記憶情報が第2記憶部の1つのメモリブロックと間で一括して転送される半導体記憶装置において、上記第2記憶部の第1のメモリブロックにテストパターンを記憶させ、上記第2記憶部の第1のメモリブロックに格納されたテストパターンを上記第1記憶部の所定ワード線のメモリセルに書き込み、上記所定ワード線を選択して上記メモリセルに書き込まれたテストパターンを上記第2記憶部の第2のメモリブロックに読み出して上記第1のメモリブロックに記憶されたテストパターンと一括して比較判定するテスト回路を設ける。

請求項（抜粋）：

ダイナミック型メモリセルで構成された第1記憶部と、スタティック型メモリセルで構成され、複数のメモリブロックからなる第2記憶部からなり、上記第1記憶部において選択される1つのワード線単位での記憶情報が第2記憶部の1つのメモリブロックと間で一括して転送される半導体記憶装置において、上記第2記憶部の第1のメモリブロックにテストパターンを記憶させ、上記第2記憶部の第1のメモリブロックに格納されたテストパターンを上記第1記憶部の所定ワード線のメモリセルに書き込み、上記所定ワード線を選択して上記メモリセルに書き込まれたテストパターンを上記第2記憶部の第2のメモリブロックに読み出し、上記第1のメモリブロックに記憶されたテストパターンと上記第2のメモリブロックに読み出されたテストパターンとを一括して比較判定して良/不良の判定信号を出力するテスト回路を備えてなることを特徴とする半導体記憶装置。

IPC (3件)：

G11C 29/00 671 ,  G11C 11/413 ,  G11C 11/401

FI (4件)：

G11C 29/00 671 Z ,  G11C 11/34 341 D ,  G11C 11/34 371 A ,  G11C 11/34 371 Z

Fターム (20件)：

5B015JJ03 ,  5B015JJ21 ,  5B015KB91 ,  5B015PP07 ,  5B015RR06 ,  5B024AA01 ,  5B024AA15 ,  5B024BA13 ,  5B024BA29 ,  5B024CA07 ,  5B024CA16 ,  5B024EA02 ,  5L106AA01 ,  5L106AA02 ,  5L106DD03 ,  5L106DD04 ,  5L106DD06 ,  5L106DD12 ,  5L106GG05 ,  5L106GG07

引用特許：

審査官引用 (3件)

• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平10-190539   出願人：三菱電機株式会社
• 特開平4-318389
  
• 特開平4-318389