遅延回路

発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平7-182085
公開番号（公開出願番号）：特開平9-018305
出願日： 1995年06月26日
公開日（公表日）： 1997年01月17日
要約：

【要約】【目的】遅延時間の製造、温度ばらつきを自動的に補償する遅延回路を提供する。【構成】遅延時間補償部22、23において、遅延処理部21の各系統のパスA11〜A14、B11〜B12に用いられる可変遅延ゲートD(T1)、D(T2)とそれぞれ同じ可変遅延ゲートD(T1)、D(T2)を、クロックf0、f1 を1周期分遅延するのに必要な数だけ直列に接続して遅延時間生成回路221、231を構成し、対応するパスに近接配置する。そして、クロックf0 、f1 と遅延時間生成手段221、231の遅延出力とを位相比較して位相のずれ量を求め、そのずれを補正する遅延時間制御信号CTR1、CTR2を生成し、各制御信号により遅延時間生成回路221、231の遅延時間及びパスA11〜A14、B11〜B12の遅延時間を同時に制御するようにしたものである。

請求項（抜粋）：

各段毎かつ各系統毎に可変遅延ゲート(D(T1),D(T2)) を直列に持つ複数段の複数系統のパス(A11,A12,A13,A14,B11,B12,B13,B14) 、前記複数段の複数系統のパスを段毎に選択的に接続して遅延時間を設定するパス選択手段(211,212,213,214,215) を備える遅延処理部(21)と、前記パスの系統別に設けられ、それぞれ対応する系統のパスに用いられる可変遅延ゲート(D(T1),D(T2)) と同じ可変遅延ゲート(D(T1),D(T2)) を直列に接続して、そのパスに近接配置し、入力クロック(f0,f1) を通して1周期分遅延する遅延時間生成手段(221,231) 、この遅延時間生成手段(221,231) の入出力の位相誤差を検出する位相誤差検出手段(222,232) 、この位相誤差検出手段(222,232) の検出結果から遅延時間制御信号(CTR1,CTR2) を生成する制御信号生成手段(223,233) を備え、前記遅延時間制御信号(CTR1,CTR2) により内部可変遅延ゲート(D(T1),D(T2)) と共に対応する系統のパスに用いられる可変遅延ゲート(D(T1),D(T2)) の遅延時間を同時に制御する複数の遅延時間補償部(22,23) と、基準クロック(f0)から前記複数の遅延時間補償部(22,23) の入力クロック(f0,f1) を一定の周波数関係を持って生成するクロック生成部(24)とを具備し、前記遅延処理部(21)のパス選択切り替えにより任意の遅延時間を設定することを特徴とする遅延回路。

引用特許：

審査官引用 (3件)

遅延素子
公報種別：公開公報出願番号：特願平4-004017 出願人：株式会社東芝
特開平2-296410
特開平2-296410

前のページに戻る