特許

J-GLOBAL ID：200903094235398761

サイクル遅延用パターン発生器

発明者： 大沢 俊美
出願人/特許権者： 株式会社アドバンテスト
公報種別：公開公報
出願番号（国際出願番号）：特願平6-218113
公開番号（公開出願番号）：特開平8-062302
出願日： 1994年08月19日
公開日（公表日）： 1996年03月08日
要約：

【要約】【目的】 SDRAMの様に、各信号の入出力サイクルが一致していないデバイスのパターン発生を容易に行えるサイクル遅延用パターン発生器を提供する。【構成】 アドレス発生部13の出力を印加し、遅延レジスタ132の設定数だけサイクル遅延部131でサイクル遅延を行う第1アドレス信号遅延部130を設ける。同様に、第2アドレス信号遅延部170を設ける。同様に、データ発生部14の出力を印加するデータ信号遅延部140を設ける。同様に、コントロール信号発生部15の出力を印加するコントロール信号遅延部150を設けて、サイクル遅延用パターン発生器を構成する。また、コントロール信号遅延部150は、どの信号を遅延させるかの選択を行う遅延選択レジスタ154と、当該サイクル遅延させるコントロール信号を選択する選択器153とを付加してもよい。

請求項（抜粋）：

被測定デバイスを試験するパターン発生器において、アドレス発生部(13)の出力を印加し、遅延レジスタ(132)の設定数だけサイクル遅延部(131)でサイクル遅延を行う第1アドレス信号遅延部(130)を設け、アドレス発生部(13)の出力を印加し、遅延レジスタ(172)の設定数だけサイクル遅延部(171)でサイクル遅延を行う第2アドレス信号遅延部(170)を設け、データ発生部(14)の出力を印加し、遅延レジスタ(142)の設定数だけサイクル遅延部(141)でサイクル遅延を行うデータ信号遅延部(140)を設け、コントロール信号発生部(15)の出力を印加し、遅延レジスタ(152)の設定数だけサイクル遅延部(151)でサイクル遅延を行うコントロール信号遅延部(150)を設け、上記構成を具備したことを特徴とするサイクル遅延用パターン発生器。

IPC (2件)：

G01R 31/3183 ,  G11C 29/00 303

引用特許：

審査官引用 (3件)

• テストパターン発生装置
  公報種別：公開公報   出願番号：特願平5-101710   出願人：株式会社日立製作所
• 特開平2-067976
  
• 特開平2-067976