特許
J-GLOBAL ID：200903094330036400
PLL回路制御方式
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平7-180624
公開番号（公開出願番号）：特開平9-018335
出願日： 1995年06月26日
公開日（公表日）： 1997年01月17日
要約：
【要約】【目的】 DDSを有するPLL回路において、DDSに基づくスプリアスがあればPLL回路に影響を与えないようにスプリアスを低減させる。【構成】 DDSのスプリアスが発生する周波数範囲内のみ、PLL回路のVCOの発振周波数を一定に保ちつつDDS出力周波数及び位相比較周波数を変化させてDDSのスプリアスをPLL回路のループ帯域より除去することでスプリアスを低減させる。
請求項（抜粋）：
DDSを局部発振器とするヘテロダイン方式のPLL回路において、DDSからスプリアスが発生する周波数帯域の範囲のみ、PLL回路のVCOの発振周波数を一定に保ったまま位相比較周波数を変化させるとともにDDSの出力周波数を変化させる手段を備えて、スプリアスを低減させることを特徴とするPLL回路制御方式。
IPC (4件)：
H03L 7/16
, H03B 28/00
, H03L 7/08
, H04B 1/26
H03L 7/16 A
, H03B 28/00 A
, H04B 1/26 C
, H03L 7/08 N
