特許

J-GLOBAL ID：200903094400700559

半導体装置

発明者： 小 野 昇太郎 ,  山 口 好 広 ,  川 口 雄 介 ,  中 村 和 敏 ,  安 原 紀 夫 ,  松 下 憲 一 ,  帆 玉 信 一 ,  中 川 明 夫
出願人/特許権者： 株式会社東芝
代理人 (1件)： 吉武 賢次 (外5名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-094361
公開番号（公開出願番号）：特開2003-298052
出願日： 2002年03月29日
公開日（公表日）： 2003年10月17日
要約：

【要約】【課題】 オン抵抗を低く維持したままでゲートドレイン間容量を低減する半導体装置を提供する。【解決手段】 n+型低抵抗半導体基板10上に形成されたn-型高抵抗エピタキシャル層50と、n-型高抵抗エピタキシャル層50の表面部に選択的に形成されたp型ベース層14と、p型ベース層14の表面部に選択的に形成されたn+型ソース層16と、n-高抵抗エピタキシャル層50の表面部でp型ベース層14に挟まれるように選択的に形成されn-記高抵抗エピタキシャル層50よりも高い不純物濃度を有するNjfet層40と、ゲート絶縁膜22を介して形成されたゲート電極24と、ソース電極20と、ドレイン電極12と、を備えるパワーMOSFET1において、Njfet層40を挟むp型ベース層14を、これらp型ベース層14からの空乏化が支配的となるように相互に近接して配置する。

請求項（抜粋）：

少なくとも表面部が第一導電型の低抵抗ドレイン層をなす半導体基板と、前記低抵抗ドレイン層に接続された第一の主電極と、前記低抵抗ドレイン層の上に形成された第一導電型の高抵抗エピタキシャル層と、前記高抵抗エピタキシャル層の表面部に選択的に形成された第二導電型ベース層と、前記第二導電型ベース層の表面部に選択的に形成された第一導電型ソース層と、前記高抵抗エピタキシャル層の表面部で前記第二導電型ベース層に挟まれる領域に選択的に形成され、前記高抵抗エピタキシャル層よりも高い不純物濃度を有する第一導電型のjfet層と、前記第一導電型のjfet層の表面の少なくとも一部と、前記第一導電型のjfet層を挟んで隣り合う前記第二導電型ベース層の表面と、前記第二導電型ベース層の表面に隣接する前記第一導電型ソース層の表面とに形成されたゲート絶縁膜と、前記ゲート絶縁膜の上に形成された制御電極と、前記制御電極を挟むように、前記第一導電型ソース層と前記第一導電型ソース層に隣接する前記第二導電型ベース層の上に配設された第二の主電極と、を備え、前記第一導電型のjfet層を挟む前記第二導電型ベース層は、前記第二導電型ベース層からの空乏化が支配的となるように相互に近接して配置される、半導体装置。

IPC (2件)：

H01L 29/78 652 ,  H01L 29/78

FI (5件)：

H01L 29/78 652 E ,  H01L 29/78 652 F ,  H01L 29/78 652 J ,  H01L 29/78 652 K ,  H01L 29/78 301 D

Fターム (16件)：

5F140AA11 ,  5F140AA30 ,  5F140AC21 ,  5F140AC23 ,  5F140BF15 ,  5F140BF53 ,  5F140BH05 ,  5F140BH10 ,  5F140BH13 ,  5F140BH14 ,  5F140BH15 ,  5F140BH25 ,  5F140BH30 ,  5F140BH33 ,  5F140BK13 ,  5F140BK21

引用特許：

審査官引用 (4件)

• 縦型半導体装置
  公報種別：公開公報   出願番号：特願平11-349087   出願人：株式会社豊田中央研究所
• 特開昭59-167066
  
• 特開平1-253966
  
• 特開昭64-005070