特許
J-GLOBAL ID：200903094497214580
ディジタル回路装置
発明者：
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出願人/特許権者：
代理人 (1件)：
小川 勝男
公報種別：公開公報
出願番号（国際出願番号）：特願平5-134310
公開番号（公開出願番号）：特開平6-051027
出願日： 1993年06月04日
公開日（公表日）： 1994年02月25日
要約：
【要約】【目的】本発明の目的は、ディジタル回路装置において、装置動作条件の変動に起因する遅延時間変動が発生する場合にも、高精度なクロック分配が行なえるようにすることである。【構成】ディジタル回路装置において、装置動作条件の変動に伴う遅延時間変動については、位相ずれ調整用の遅延回路1A〜Cの遅延時間を測定する回路部10A〜Cと、測定値より変動割合を演算する演算回路B(11A〜C)と、各遅延回路毎に設けられ、変動割合から変動量を算出する演算回路A(12A〜C)により補正を行なう。
請求項（抜粋）：
システムクロックオシレータからの一定周期の共通クロックを、複数の他の回路部への駆動クロックとして、可変遅延することにより所望の位相関係および周期を保って分配供給がなされるディジタル回路装置において、構成要素としての遅延回路、あるいは遅延時間変動測定用の遅延回路での実遅延時間を、該遅延回路の入出力信号から直接間接に測定する手段と、測定した実遅延時間の、ある時点での実遅延時間に対する変動の割合を演算により求める手段と、該変動の割合にもとずき、構成要素としての遅延回路での実変動時間を求め、この変動を抑えて、分配供給される駆動クロックが高精度に所望の位相関係あるいは周期となるべく、構成要素としての遅延回路へ補正した上、再設定を行なう手段とからるディジタル回路装置。
IPC (2件)：
引用特許：
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