ATMセルのパラレル同期回路

発明者： ,
出願人/特許権者： ,
代理人 (1件)：高橋詔男 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-062390
公開番号（公開出願番号）：特開2000-261456
出願日： 1999年03月09日
公開日（公表日）： 2000年09月22日
要約：

【要約】【課題】ハンティング状態からプレ同期状態への遷移時のヘッダの割付け方法を工夫して53進カウンタにロードをかけ、もって、回路を簡素化し、パラレル展開数が増えてもデコード回路の規模が増加しないようにする。【解決手段】保護回路4でハンティング状態Hと判定され、2つの全展開CRC演算回路2、3のどちらかでヘッダが検出された時に、53進カウンタ5にロードをかける。ヘッダが第1パラレル目P1の時は”1”、ヘッダが第2パラレル目P2の時は”27”が、それぞれロード値選択回路6により53進カウンタ5にロードされる。53進カウンタ5はフリーランし、ヘッダが正常に53バイト周期であるならば、次のヘッダはカウント値”26”の時に第2パラレル目P2で検出され、さらに次のヘッダはカウント値”53”の時に第1パラレル目P1で検出されというように周期的に繰り返される。

請求項（抜粋）：

ハンティング状態からプレ同期状態への遷移トリガとなるヘッダが入力された時のみ53進カウンタにロードをかけ、周期的に連続して続くヘッダの想定されるタイムスロット位置を、パラレルデータの各々の位置毎に、前記53進カウンタの値よりデコードして生成するATMセルのパラレル同期回路において、前記ヘッダがパラレルデータ中の何れのパラレルデータをトリガにするかに従って、前記53進カウンタのロード値を切り替え、周期的に連続して続くヘッダのパラレル位置毎の、想定されるタイムスロット位置が、前記53進カウンタのカウント値に対して固定的に割付けられるように、前記53進カウンタにロードをかけることを特徴とするATMセルのパラレル同期回路。

IPC (4件)：

H04L 12/28 , H03K 21/38 , H03K 23/00 , H04L 7/08

FI (4件)：

H04L 11/20 D , H03K 21/38 , H03K 23/00 A , H04L 7/08 Z

Fターム (12件)：

5K030GA05 , 5K030HB29 , 5K030KA21 , 5K030LA01 , 5K030MB08 , 5K047AA16 , 5K047BB16 , 5K047HH12 , 5K047HH21 , 5K047LL15 , 5K047MM56 , 9A001BB06

引用特許：

審査官引用 (1件)

ATMセル同期回路
公報種別：公開公報出願番号：特願平9-049521 出願人：日本電気株式会社

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