特許
J-GLOBAL ID：200903099354440999
ATMセル同期回路
発明者：
出願人/特許権者：
代理人 (1件)：
▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願平9-049521
公開番号（公開出願番号）：特開平10-247919
出願日： 1997年03月05日
公開日（公表日）： 1998年09月14日
要約：
【要約】【課題】 ATMセル同期回路を低速動作可能な回路構成で実現する。【解決手段】 直並列展開回路1にて8並列展開されたセル列を、更に8n本に並列展開し、分周回路3で入力セル列のバイトに同期したクロック信号をn分周して1/nの速度に落とす。シフトレジスタ2で並列展開された信号をHEC検出回路41〜4nで検出を行うため信号配列の並べ替えを行い、HEC検出回路でHECバイトを検出する。n通りの位置に存在するHECバイトを検出すべくn個のHEC検出回路41〜4nを設ける。このときnセル後のHECバイトは同一の位置にくるが、このnセルの間隔が53であり、この53を計数すべくカウンタ5を設け、デコーダ11〜16で夫々特定値を検出してこの検出信号とHEC検出回路との検出信号とが一致した時に、カウンタ5のフリーラン状態からスタート制御を行い、以後同期状態とする。
請求項（抜粋）：
1セル当り53バイトからなり8並列展開されて伝送されてきたATMセル列のセルヘッダ中の5バイト目を検出することによりATMセルの同期確立をなすATMセル同期回路であって、8並列展開された前記ATMセル列のデータ信号を8×n本(nは2以上の整数)のデータ信号に並列展開する並列展開手段と、前記ATMセル列のバイトに同期した入力クロック信号をn分周する分周手段と、前記並列展開手段の出力を8ビット単位に位相をずらしてn種の8×n本のデータ信号を生成する位相シフト手段と、前記n種のデータ信号の各々に対応して設けられて対応データ信号の前記セルヘッダ中の5バイト目を夫々検出するn個のセルヘッダ検出手段と、前記n種のデータ信号の各々に対応して予め設定されたn種のロード値の一つを対応する前記セルヘッダ検出手段の検出タイミングに応答して選択してロードし、前記分周手段の分周クロックに同期して53進のカウント動作をなすカウント手段と、前記カウント手段の出力が前記n種のロード値の各々になったことを検出するn個のデコード手段と、これ等n個のデコード出力と対応する前記セルヘッダ検出手段のn個の出力とを夫々比較して一致を検出する一致検出手段と、この一致検出信号に応答して同期確立を検出する同期確立検出手段と、を含むことを特徴とするATMセル同期回路。
IPC (4件)：
H04L 12/28
, H04L 7/00
, H04L 7/08
, H04Q 3/00
H04L 11/20 D
, H04L 7/00 D
, H04L 7/08 Z
, H04Q 3/00
