特許
J-GLOBAL ID：200903094761896830

マッチドフィルタ

発明者：
多賀 直樹

多賀 直樹 について

, 
今枝 義輝

今枝 義輝 について


出願人/特許権者：
日本電気エンジニアリング株式会社

日本電気エンジニアリング株式会社 について


代理人 (1件)： ▲柳▼川 信
公報種別：公開公報
出願番号（国際出願番号）：特願2000-004119
公開番号（公開出願番号）：特開2001-196972
出願日： 2000年01月13日
公開日（公表日）： 2001年07月19日
要約：
【要約】【課題】 従来のマッチドフィルタに比べ回路構成上の利用素子数を少なくし、LSIのレイアウト設計上も面積を縮小することができるマッチドフィルタ回路を提供する。【解決手段】 入力信号X(t)は遅延回路121で遅延された後、16ビットずつ4個の識別回路401〜404で別個に識別符号と比較され、加算器361〜363で加算されるが、このままではビット配列の順番に重なりが生じるため、FIFO501,502により1〜16ビット及び49〜64ビットに1ビットの遅延を与え、かつ加算器362の出力に2ビットの遅延を与えた後加算器363で加算する。遅延回路121は16ビット分(従来の1/4)の構成で足りる。
請求項（抜粋）：
入力データが予め定められた識別符号と一致するか否かを識別するため前記入力データの各々のビットとこれと対応する前記識別符号の各々のビットとを比較し、その比較結果を出力するマッチドフィルタであって、前記入力データを時系列に複数ブロックに分割する分割手段と、前記分割手段で分割された入力データを前記識別符号と比較し比較結果を出力する複数の比較手段と、前記比較手段から出力される各ブロックごとの比較結果が時間的に重畳しないよう制御する制御手段とを含むことを特徴とするマッチドフィルタ。
IPC (2件)：
H04B 1/707 ,  H03H 17/00 601
FI (2件)：
H03H 17/00 601 Z ,  H04J 13/00 D
Fターム (2件)：
5K022EE02 ,  5K022EE33
引用特許：
審査官引用 (4件)
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