特許

J-GLOBAL ID：200903094871842728

半導体装置の製造方法

発明者： 木村 忠之
出願人/特許権者： ソニー株式会社
代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平10-285197
公開番号（公開出願番号）：特開2000-114372
出願日： 1998年10月07日
公開日（公表日）： 2000年04月21日
要約：

【要約】【課題】配線ショートとコンタクト抵抗の増大が抑制された自己整合コンタクトをエッチストップを起こさずに形成できる半導体装置の製造方法を提供する。【解決手段】半導体基板1上にサイドウォール5を有するゲート電極3を形成する工程と、LDD構造のソース/ドレイン領域6、7を形成する工程と、全面にエッチングストッパー層8を形成する工程と、ゲート電極間を埋め込む有機絶縁膜14を形成する工程と、全面に層間絶縁膜9を形成する工程と、エッチングストッパー層8の表面にポリマー層を堆積させながら、層間絶縁膜9および有機絶縁膜14にエッチングを行い開口を設ける工程と、ポリマー層および前記開口底部のエッチングストッパー層8を除去してコンタクトホール10を形成する工程と、上層配線11を形成する工程とを有する半導体装置の製造方法。

請求項（抜粋）：

半導体基板上に、導電体層を形成する工程と、前記導電体層上に、オフセット絶縁膜を形成する工程と、前記オフセット絶縁膜および前記導電体層に所定のパターニングを行い、ゲート電極を形成する工程と、前記ゲート電極側面に、絶縁体からなるサイドウォールを形成する工程と、前記サイドウォールをマスクとして前記半導体基板に不純物を拡散させ、ソース/ドレイン領域を形成する工程と、全面に、絶縁体からなり、前記ゲート電極および前記サイドウォールを被覆するエッチングストッパー層を形成する工程と、前記エッチングストッパー層上に、上端が前記ゲート電極上の前記エッチングストッパー層の高さと一致するように有機絶縁膜を形成し、前記ゲート電極間を前記有機絶縁膜により埋め込む工程と、全面に、層間絶縁膜を形成する工程と、前記層間絶縁膜および前記有機絶縁膜にエッチングを行って開口を設け、前記開口内に露出する前記エッチングストッパー層の表面に、エッチングの反応生成物であるポリマー層を堆積させながら、前記開口部の前記有機絶縁膜を除去する工程と、前記ポリマー層を除去する工程と、前記開口底部の前記エッチングストッパー層を除去し、前記ソース/ドレイン領域を露出させて、コンタクトホールを形成する工程と、前記コンタクトホール内に、導電体からなる上層配線を形成する工程とを有する半導体装置の製造方法。

IPC (4件)：

H01L 21/768 ,  H01L 21/3065 ,  H01L 29/78 ,  H01L 21/336

FI (3件)：

H01L 21/90 D ,  H01L 21/302 M ,  H01L 29/78 301 Y

Fターム (70件)：

5F004AA09 ,  5F004AA11 ,  5F004BA04 ,  5F004BB13 ,  5F004DA00 ,  5F004DA16 ,  5F004DA23 ,  5F004DA26 ,  5F004DB02 ,  5F004DB03 ,  5F004DB07 ,  5F004EA12 ,  5F004EA23 ,  5F004EA26 ,  5F004EA27 ,  5F004EA33 ,  5F004EB01 ,  5F004EB02 ,  5F004EB03 ,  5F004FA02 ,  5F033HH08 ,  5F033JJ01 ,  5F033KK01 ,  5F033QQ09 ,  5F033QQ10 ,  5F033QQ13 ,  5F033QQ15 ,  5F033QQ16 ,  5F033QQ21 ,  5F033QQ25 ,  5F033QQ31 ,  5F033QQ35 ,  5F033QQ37 ,  5F033QQ57 ,  5F033QQ65 ,  5F033RR04 ,  5F033RR06 ,  5F033RR08 ,  5F033RR25 ,  5F033SS04 ,  5F033SS11 ,  5F033SS13 ,  5F033SS22 ,  5F033TT04 ,  5F033TT07 ,  5F033VV04 ,  5F033XX02 ,  5F033XX09 ,  5F040DA10 ,  5F040DA14 ,  5F040DB01 ,  5F040EA08 ,  5F040EA09 ,  5F040EF02 ,  5F040EF03 ,  5F040EH02 ,  5F040EH05 ,  5F040EJ03 ,  5F040EJ08 ,  5F040EK01 ,  5F040FA02 ,  5F040FA05 ,  5F040FA10 ,  5F040FA12 ,  5F040FA16 ,  5F040FA18 ,  5F040FB01 ,  5F040FC21 ,  5F040FC22 ,  5F040FC27

引用特許：

審査官引用 (3件)

• 開孔の形成工程を有する半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平8-074305   出願人：ソニー株式会社
• 多層配線の形成方法
  公報種別：公開公報   出願番号：特願平7-007072   出願人：ソニー株式会社
• 積層絶縁膜のプラズマエッチング方法
  公報種別：公開公報   出願番号：特願平7-122682   出願人：ソニー株式会社