DRAMセルアレイ構造およびその製造方法

発明者： , ,
出願人/特許権者：
代理人 (1件)：矢野敏雄 (外4名)
公報種別：公表公報
出願番号（国際出願番号）：特願2000-537263
公開番号（公開出願番号）：特表2002-507841
出願日： 1999年02月25日
公開日（公表日）： 2002年03月12日
要約：

【要約】縦形選択トランジスタの第1のソース/ドレイン領域(S/D1a)と、ビット線(Ba)の間にメモリキャパシタが接続されている。このメモリキャパシタとビット線(Ba)は実質的に基板(1a)上に配設されているので、ビット線(Ba)は導電性の高い材料から形成可能であり、メモリキャパシタには誘電率の高い材料が使用可能である。少なくとも第1のソース/ドレイン領域(S/D1a)とチャネル領域(KAa)は突出状の半導体構造部(STa)の一部であり、これは側方で少なくとも2つの側縁に接している。この2つの側縁にはそれぞれ1つのワード線が配設され得る。チャネル領域とワード線の間には、エレメント(Ca)が設けられ、これがワード線による選択トランジスタのトリガを回避させる。選択トランジスタの第2のソース/ドレイン領域(S/D2a)は基板内に埋め込まれ、これはドーピング層(S1a)の一部であるか格子状のドーピング領域か埋込みコンタクトを介して基板に接続された領域である。メモリセルは開放型ビット線でも折り込み形ビット線の場合でも4F2の面積で形成可能である。

請求項（抜粋）：

DRAMセルアレイ構造において、突出状の半導体構造部(STa)が設けられており、該半導体構造部はその側方で少なくとも1つの第1の側縁と、該第1の側縁に対向する第2の側縁によって仕切られており、前記半導体構造部(STa)内には、メモリセルの少なくとも1つの縦形MOSトランジスタの第1のソース/ドレイン領域(S/D1a)が配設されさらにその下方にはチャネル領域(KAa)が配設されており、それらは少なくとも半導体構造部(STa)の第1の側縁に接しており、前記半導体構造部(STa)の少なくとも第1の側縁は、少なくともMOSトランジスタのチャネル領域(KAa)の範囲にゲート誘電体(GDa)を備えており、該ゲート誘電体(GDa)には第1のワード線と電気的に接続されるゲート電極(GAa)が接しており、前記チャネル領域(KAa)と第2のワード線との間に、第2のワード線によるMOSトランジスタのトリガを回避し前記半導体構造部(STa)の第2の側縁に接するエレメントが配設されており、 MOSトランジスタの第1のソース/ドレイン領域(S/D1a)が、キャパシタの第1のキャパシタ電極(P1a)と電気的に接続されており、前記第1のキャパシタ電極(P1a)の上方にキャパシタ誘電体(KDa)が配設されており、さらにその上方にはキャパシタの第2のキャパシタ電極(P2a)が配設されており、該第2のキャパシタ電極(P2a)は、第1のワード線を横切るように延在しているビット線(Ba)と電気的に接続されていることを特徴とする、DRAMセルアレイ構造。

IPC (2件)：

H01L 27/108 , H01L 21/8242

FI (2件)：

H01L 27/10 671 B , H01L 27/10 621 B

Fターム (12件)：

5F083GA09 , 5F083HA07 , 5F083JA14 , 5F083JA35 , 5F083JA38 , 5F083LA13 , 5F083LA14 , 5F083NA01 , 5F083NA04 , 5F083PR37 , 5F083PR39 , 5F083PR40

引用特許：

審査官引用 (5件)

特開昭63-263758
半導体記憶装置
公報種別：公開公報出願番号：特願平7-143659 出願人：株式会社東芝
特開平4-277678

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