特許

J-GLOBAL ID：200903094926436015

位相検出器

発明者： ジェフリー・エス・パターソン
出願人/特許権者： ヒューレット・パッカード・カンパニー
代理人 (1件)： 上野 英夫
公報種別：公開公報
出願番号（国際出願番号）：特願平10-200114
公開番号（公開出願番号）：特開平11-074734
出願日： 1998年07月15日
公開日（公表日）： 1999年03月16日
要約：

【要約】【課題】スプリアス信号レベルの低減された出力信号を発生することのできる位相検出器を提供する。【解決手段】本発明の一実施例によれば、2つの印加入力信号間の位相差に応答して位相差信号を生成する位相検出装置が提供される。位相検出器は、入力信号を受信する進み/遅れ指示器と、入力信号を受信する論理ブロックとを有する。論理ブロックは、入力信号のそれぞれの立上り縁のような、対応する振幅遷移間の時間遅延に応答して出力信号を発生する。進み/遅れ指示器は、2つの入力信号のうちのどちらが位相が進んでいるかを記録し、論理ブロックからの出力信号を位相検出器の2つの出力端子の一方または他方に導くイネーブル信号を発生する。

請求項（抜粋）：

第1の入力信号と第2の入力信号との間の位相差に応答して、一対の出力端子の一方に位相差信号を生成する位相検出器であって、前記第1の入力信号と前記第2の入力信号とを受け取り、該2つの入力信号のうちのどちらの入力信号が他方の入力信号に対して位相が進んでいるかに従ってイネーブル信号を発生する進み/遅れ指示器と、前記第1の入力信号と前記第2の入力信号とを受け取り、前記第1の入力信号と前記第2の入力信号との対応する振幅遷移間の遅延時間に従って出力信号を発生する論理ブロックであって、前記イネーブル信号に対して該出力信号を遅延させる論理ブロックと、前記出力端子と前記論理ブロックと前記進み/遅れ指示器とに結合され、前記イネーブル信号と前記出力信号とを受け取り、前記イネーブル信号によって指定された前記出力端子の一方に前記出力信号を導いて前記位相差信号を提供するゲートと、を備えて成る位相検出器。

IPC (2件)：

H03D 13/00 ,  H03L 7/089

FI (2件)：

H03D 13/00 A ,  H03L 7/08 D

引用特許：

審査官引用 (2件)

• 周波数位相比較器
  公報種別：公開公報   出願番号：特願平6-176316   出願人：ローム株式会社
• 特開平4-262618