CMOS乗算回路

発明者：
出願人/特許権者：
代理人 (1件)：加藤朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平10-209146
公開番号（公開出願番号）：特開2000-040118
出願日： 1998年07月24日
公開日（公表日）： 2000年02月08日
要約：

【要約】【課題】半導体集積回路上に形成でき、実用性の高いCMOS乗算回路の提供。【解決手段】ソースが共通接続されてなるNチャネルトランジスタとPチャネルトランジスタを直列接続した4対のトランジスタ対(M1とM5、M2とM7、M3とM6、M4とM8)が、いずれも異なるように、それぞれ2つのNチャネルトランジスタのゲート同志(M1とM2、M3とM4)、Pチャネルトランジスタのゲート同士(M5とM6、M7とM8)が共通接続されてそれぞれ乗算器コア回路の入力端子対を構成し、一方の入力端子対は定電流駆動され、ソースが共通接続されたNチャネルトランジスタ(M10、M12)とPチャネルトランジスタ(M9、M11)が直列接続された入力回路を介して、信号が入力される。

請求項（抜粋）：

それぞれのゲートが互いに共通接続されて第1の入力端子を構成する第1、第2のNチャネルトランジスタと、それぞれのゲートが互いに共通接続されて第2の入力端子を構成する第3、第4のNチャネルトランジスタと、それぞれのゲートが互いに共通接続されて第3の入力端子を構成する第5、第6のPチャネルトランジスタと、それぞれのゲートが互いに共通接続されて第4の入力端子を構成する第7、第8のPチャネルトランジスタと、を備え、前記第1及び第5のトランジスタのそれぞれのソースが互いに共通接続され、前記第2及び第7のトランジスタのそれぞれのソースが互いに共通接続され、前記第3及び第6のトランジスタのそれぞれのソースが互いに共通接続され、前記第4及び第8のトランジスタのそれぞれのソースが互いに共通接続され、前記第2のトランジスタと前記第3のトランジスタにそれぞれ流れる電流の和電流から、前記第1のトランジスタと前記第4のトランジスタにそれぞれ流れる電流の和電流を減算し差電流を出力する手段を有し、前記第1及び第2の入力端子間電圧と前記第3及び第4の入力端子間電圧を入力とし前記差電流を出力とする、ことを特徴とするCMOS乗算器コア回路。

IPC (3件)：

G06G 7/163 , H03F 3/45 , H03K 19/0948

FI (4件)：

G06G 7/163 S , G06G 7/163 M , H03F 3/45 Z , H03K 19/094 B

Fターム (20件)：

5J056AA03 , 5J056BB38 , 5J056BB59 , 5J056CC01 , 5J056DD13 , 5J056DD28 , 5J056FF10 , 5J066AA01 , 5J066CA91 , 5J066FA05 , 5J066FA09 , 5J066HA10 , 5J066HA17 , 5J066HA19 , 5J066KA05 , 5J066KA09 , 5J066KA26 , 5J066ND01 , 5J066ND22 , 5J066ND23

引用特許：

審査官引用 (1件)

乗算回路
公報種別：公開公報出願番号：特願平4-292134 出願人：株式会社鷹山, シャープ株式会社

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