特許
J-GLOBAL ID：200903095109398981
プリフェッチ制御装置
発明者：
出願人/特許権者：
代理人 (1件)：
京本 直樹 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-334061
公開番号（公開出願番号）：特開平11-167520
出願日： 1997年12月04日
公開日（公表日）： 1999年06月22日
要約：
【要約】【課題】 プロセッサが一定のアドレス差で順にアクセスする際、そのアクセスを予測し、事前にキャッシュメモリにプリフェッチする。【解決手段】 プリフェッチ制御装置200は、アクセスリクエストに係るアドレスを保持するリクエストアドレスレジスタ210と、アクセスされたアドレスの履歴を保持するアドレスヒストリテーブル220と、プリフェッチアドレスを生成する加算器230と、アドレスヒストリテーブル220に保持されているアドレスとリクエストアドレスレジスタ210に保持されているアドレスとの間のアドレス差を生成する減算器240と、減算器240のいずれかの出力を選択する選択器280と、減算器240によるアドレス差に応じてアドレスヒストリテーブル220を更新するとともにキャッシュメモリ300に対してプリフェッチリクエストを発行するアドレス制御回路290とを含んでいる。
請求項（抜粋）：
プロセッサからキャッシュメモリへのリクエストアドレスの履歴及びその過去のアドレスとの差分を保持し、現リクエストに係るアドレスと前記リクエストアドレスの履歴との差が前記アドレス差と等しい場合には、当該新たなリクエストに係るアドレスに前記アドレス差を加えたアドレスにより前記キャッシュメモリにプリフェッチを指示することを特徴とするプリフェッチ制御装置。
IPC (2件)：
G06F 12/08
, G06F 9/38 310
G06F 12/08 D
, G06F 9/38 310 B
