特許
J-GLOBAL ID：200903095178004308
半導体集積回路
発明者：
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出願人/特許権者：
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代理人 (1件)：
作田 康夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-169312
公開番号（公開出願番号）：特開2000-076854
出願日： 1992年11月04日
公開日（公表日）： 2000年03月14日
要約：
【要約】【課題】 微細MOSトランジスタを用いた複数のCMOS回路Ciを用いた半導体集積回路において待機時の消費電流を低減する。【解決手段】 待機時にオフとされる電源スイッチを構成するスイッチングトランジスタS1のリーク電流が複数のCMOS回路Ciのオフ状態のpチャネルまたはnチャネルのMOSのサブスレッショルド電流の総和より小さくなるように、S1のデバイスパラメータを設定する。【効果】 複数のCMOS回路Ciの待機時の電流は、微細MOSを用いた場合のこのCiの大きなサブスレッショルド電流ではなく、スイッチングトランジスタS1の小さなリーク電流となる。
請求項（抜粋）：
プロセッシングユニットと、半導体メモリを用いた記憶装置と、上記記憶装置を制御するメモリ制御ユニットとを有し、上記プロセッシングユニットと上記メモリ制御ユニットは接続され、上記メモリ制御ユニットと上記記憶装置は接続され、データは上記記憶装置に格納され、上記データは上記メモリ制御ユニットからメモリへ送られる信号によって読み出され、上記プロセッシングユニットに送られ、上記記憶装置は少なくとも1個の第1MOSトランジスタで構成される論理ゲートと、制御信号を受け取る制御回路を有し、該第1MOSトランジスタのソース・ドレイン経路は第1電位点と第2電位点の間にあり、該制御回路は、第1電位点と第1動作電位点の間に挿入され、該制御回路は、制御信号が第1状態のときは上記第1MOSトランジスタに第1電流を流すことを許容し、制御信号が第2状態のときは上記第1MOSトランジスタに流れる第1電流の大きさよりも小さい第2電流に制限することを特徴とするデータ処理装置。
IPC (3件)：
G11C 11/407
, G06F 1/32
, G11C 27/02
G11C 11/34 354 D
, G11C 27/02 F
, G06F 1/00 332 A
, G11C 11/34 354 F
