特許

J-GLOBAL ID：200903095203868347

不揮発性半導体記憶装置及びその製造方法

発明者： 三木 浩史
出願人/特許権者： 株式会社日立製作所
代理人 (1件)： 作田 康夫
公報種別：公開公報
出願番号（国際出願番号）：特願2001-368081
公開番号（公開出願番号）：特開2003-168749
出願日： 2001年12月03日
公開日（公表日）： 2003年06月13日
要約：

【要約】【課題】 フラッシュメモリの浮遊ゲート-制御ゲート間の多結晶Si層間絶縁膜を薄膜化し、高速化,高信頼化,低消費電力化を図る。【解決手段】 シリコン酸化膜(107),シリコン窒化膜(108),五酸化タンタル(109),シリコン酸化膜(110)を積層して、浮遊ゲート(106)と制御ゲート(111)との間の層間絶縁膜とする。【効果】 シリコン窒化膜上(108)上に形成した五酸化タンタルは誘電率50以上とシリコン酸化膜上よりも誘電率が高く、多結晶Si層間絶縁膜が薄膜化できる。

請求項（抜粋）：

半導体基板内に形成された第1ウェル領域と、前記第1ウェル領域中に形成されたソース又はドレインとなる第1拡散層と、前記第1ウェル上にトンネル絶縁膜を介して形成された浮遊ゲートと、前記浮遊ゲート上部に多結晶シリコン層間絶縁膜を介して形成された制御ゲートとを有する第1MOS型電界効果トランジスタを1つのメモリセルとして、前記メモリセルが複数個行列上に配置されたメモリセルアレイから構成されたメモリセル領域を有する不揮発性半導体記憶装置において、前記多結晶シリコン層間絶縁膜が、少なくとも、第1の酸化シリコン層と、窒素とシリコンとを主構成元素とする層と、五酸化タンタル層の3層を含む積層膜で構成されていることを特徴とする不揮発性半導体記憶装置。

IPC (4件)：

H01L 21/8247 ,  H01L 27/115 ,  H01L 29/788 ,  H01L 29/792

FI (2件)：

H01L 27/10 434 ,  H01L 29/78 371

Fターム (43件)：

5F083EP02 ,  5F083EP05 ,  5F083EP23 ,  5F083EP25 ,  5F083EP33 ,  5F083EP53 ,  5F083EP55 ,  5F083EP56 ,  5F083EP62 ,  5F083EP79 ,  5F083GA01 ,  5F083GA05 ,  5F083GA09 ,  5F083GA28 ,  5F083JA03 ,  5F083JA04 ,  5F083JA05 ,  5F083JA06 ,  5F083PR15 ,  5F083PR21 ,  5F083PR22 ,  5F083PR40 ,  5F083PR43 ,  5F083PR49 ,  5F083PR53 ,  5F083PR54 ,  5F083ZA08 ,  5F083ZA21 ,  5F101BA04 ,  5F101BA12 ,  5F101BA29 ,  5F101BA36 ,  5F101BB02 ,  5F101BB04 ,  5F101BB05 ,  5F101BD06 ,  5F101BD09 ,  5F101BD22 ,  5F101BD34 ,  5F101BF05 ,  5F101BH02 ,  5F101BH06 ,  5F101BH21

引用特許：

審査官引用 (3件)

• 特開平4-334067
  
• 半導体メモリ素子
  公報種別：公開公報   出願番号：特願平11-016624   出願人：株式会社日立製作所, 株式会社日立超エル・エス・アイ・システムズ
• 特開平4-334067