特許
J-GLOBAL ID：200903095293438010
較正DLLル-プ及び較正DLLル-プ装置
発明者：
出願人/特許権者：
代理人 (1件)：
矢野 敏雄 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-179086
公開番号（公開出願番号）：特開2000-031954
出願日： 1999年06月24日
公開日（公表日）： 2000年01月28日
要約：
【要約】【課題】 出力ローディングに関係なく、所定のクロック信号との同期化してDDRデータが出力され得るようにする前述のループないし装置を実現すること。【解決手段】 較正DLL(DELAY LOCKED LOOP)ループにおいて、選択的可調整の遅延線及びドライバを有するDLL(DELAY LOCKED LOOP)ロッキング装置を有し、前記遅延線は、受信された入力クロック信号に応答して、入力クロック信号に位相整合した出力クロック信号を生成するものであり、前記ドライバは、較正DLL(DELAY LOCKED LOOP)ループから出力データ信号を与える。
請求項（抜粋）：
較正DLL(DELAY LOCKED LOOP)ループにおいて、選択的可調整の遅延線及びドライバを有するDLL(DELAY LOCKED LOOP)ロッキング装置を有し、前記遅延線は、受信された入力クロック信号に応答して、入力クロック信号に位相整合した出力クロック信号を生成するものであり、前記ドライバは、較正DLL(DELAY LOCKED LOOP)ループから出力データ信号を与えるものであり、選択的に可調整の遅延線とドライバとの間に挿入接続されたゲーティング回路を有し、該ゲーティング回路は、選択的に可調整の遅延線からの受信出力クロック信号に応答して、別個にa)前記の受信出力クロック信号に位相整合したイミテーションデータ信号を生成し、b)受信入力データ信号をラッチングして前記の受信出力クロック信号に位相整合したデータ出力信号を生成するものであり、更に、前記ゲーティング回路は、第1のロジック値を有するスイッチング制御信号に応答して、生成されたデータ出力信号のみをドライバ回路の入力側に供給し、そして、第2のロジック値を有するスイッチング制御信号に応答して、生成されたイミテーションデータ信号のみをドライバの入力側に供給するものであり、ここで、DLL(DELAY LOCKED LOOP)ロッキング装置は、第2のロジック値を有するスイッチング制御信号に応答してドライバ回路の出力側に現れる生成されたイミテーションデータ信号のみをクロック入力信号に同期化して遅延線から出力クロック信号を生成するものであり、第1のロジック値を有するスイッチング制御信号に応答して、ドライバ出力側における生成されたドライバ出力側の出力信号の、クロック入力信号へのいずれの同期化をも遮断し、第2ロジック値を有するスイッチング制御信号が加えられた期間中生ぜしめられた最新の、直前ないし最も後の出力クロック信号を維持するように構成されていることを特徴とする較正DLLループ。
IPC (2件)：
FI (2件)：
H04L 7/02 B
, H03L 7/00 D
