特許
J-GLOBAL ID：200903095361936600
半導体装置
発明者：
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出願人/特許権者：
代理人 (1件)：
服部 毅巖
公報種別：公開公報
出願番号（国際出願番号）：特願平9-324012
公開番号（公開出願番号）：特開平11-163257
出願日： 1997年11月26日
公開日（公表日）： 1999年06月18日
要約：
【要約】【課題】 複数のチップを並列に接続して構成される半導体装置において、電極間同士を接続する内部配線の端子形状が複雑にならずに、各チップを均等に駆動できるようにすることを目的とする。【解決手段】 半導体装置をたとえば4個のIGBT1〜4のチップで構成する場合、各IGBTのゲート、コレクタ、エミッタはそれぞれ並列に接続される。このとき、IGBTをまず2個ずつ並列に接続し、さらにそれらの対同士を並列に接続するというやり方で接続していき、全体として2n 個のチップで一つのIGBTモジュールを構成する。ゲート駆動用の補助エミッタ端子8は各対のIGBTのエミッタ接続部のいずれか一箇所(a点、b点のいずれか一つ)のみに接続する。これにより、すべてのチップの均等駆動が可能になり、各対の共通エミッタ接続部への配線が不要なため、端子形状が簡素化される。
請求項（抜粋）：
複数の半導体チップを並列に接続して構成される半導体装置において、各電極から基板上の各端子搭載部までの接続路の距離が等しくなるよう基板上に均等に配置された2n 個の半導体チップと、各半導体チップの第1電極に対応する前記端子搭載部と接続される接続部が対称に配置されかつ相互に接続された第1の接続端子と、各半導体チップの第2電極に対応する前記端子搭載部と接続される接続部が対称に配置されかつ相互に接続された第2の接続端子と、各半導体チップの制御電極に対応する前記端子搭載部と接続される接続部が対称に配置されかつ相互に接続された第3の接続端子と、前記第2の接続端子が搭載される前記端子搭載部の一つに隣接配置された端子搭載部と接続される第4の接続端子と、を備えていることを特徴とする半導体装置。
IPC (2件)：
引用特許：
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