メモリ制御装置

発明者： , , , ,
出願人/特許権者：
代理人 (1件)：中島司朗 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-344522
公開番号（公開出願番号）：特開2000-172560
出願日： 1998年12月03日
公開日（公表日）： 2000年06月23日
要約：

【要約】【課題】 SDRAM等に対する転送レートを極力低下させないように転送の順序を適正化するメモリ制御装置を提供する。【解決手段】複数のバンクに区分された記憶領域を有するメモリを制御する装置であって、各バンクは複数のページに分割され、メモリは同一バンクで且つ異なるページの記憶領域に対するアクセスが連続すると遅延が生じるものであり、各転送要求情報を受け付ける転送要求情報受付部101と、現在アクセス中又は先にアクセスされるべき先行転送要求情報において最後にアクセスされるべき末尾バンクを特定する末尾特定部103と、転送要求情報毎に最初にアクセスされるべき先頭バンクを特定する先頭特定部104と、末尾バンクと異なるバンクを示す先頭バンクに対応する転送要求情報が示す記憶領域のアクセスを末尾バンクと同じバンクを示す先頭バンクに対応する転送要求情報が示す記憶領域のアクセスよりも優先的に選択する選択部105とを備える。

請求項（抜粋）：

複数のバンクに区分された記憶領域を有するメモリを制御する装置であって、前記複数のバンクはそれぞれ、複数の分割バンクに分割され、前記メモリは、同一バンクで且つ異なる分割バンクの記憶領域に対するアクセスが連続すると、遅延が生じるものであり、複数の単位アクセスに分けてアクセスすべき、2つ以上のバンクの記憶領域を示すアクセス情報を、外部装置から受け付ける受付手段と、前記アクセス情報が示す、各単位アクセスの記憶領域が区分される各バンクが同一であるか異なるかに基づいて、各単位アクセスのアクセス順序を、同一バンクの記憶領域に対して連続してアクセスする頻度が低くなるように適正化して決定する適正化手段と、前記メモリの記憶領域が、適正化手段が適正化して決定したアクセス順序に従ってアクセスされるように前記メモリを制御する制御手段とを備えることを特徴とするメモリ制御装置。

IPC (4件)：

G06F 12/06 550 , G06F 12/02 590 , G06T 1/00 , G06T 1/60

FI (4件)：

G06F 12/06 550 A , G06F 12/02 590 B , G06F 15/64 , G06F 15/64 450 F

Fターム (7件)：

5B047EA01 , 5B047EA05 , 5B047EB02 , 5B060AB19 , 5B060AB26 , 5B060AC13 , 5B060CD01

引用特許：

審査官引用 (7件)

同期式DRAMからなるメモリに適したアドレス割り付けとアドレスロック機能を有するプロセッサシステム
公報種別：公開公報出願番号：特願平8-128938 出願人：株式会社日立製作所
動画像復号方法及び動画像復号装置
公報種別：公開公報出願番号：特願平9-111290 出願人：株式会社東芝, 東芝エー・ブイ・イー株式会社
特開昭57-025054

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