特許
J-GLOBAL ID：200903095514977212

強誘電体記憶装置

発明者：
荒瀬 謙士朗

荒瀬 謙士朗 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願平7-306216
公開番号（公開出願番号）：特開平9-147576
出願日： 1995年11月24日
公開日（公表日）： 1997年06月06日
要約：
【要約】【課題】読み出し時の動作マージンが充分確保でき、安定動作が可能な強誘電体記憶装置を実現する。【解決手段】第1のビット線対(BLa)N、(BLa)N’と第1のワード線(WLa)Mが交差する格子位置に第1のメモリセル(Ma)M,Nが、第2のビット線対(BLb)N、(BLb)N’と第2のワード線(WLb)Mが交差する格子位置に第2のメモリセル(Mb)M,Nが配置され、第1のビット線対を構成するそれぞれの第1のビット線と、第2のビット線対を構成するそれぞれの第2のビット線が、交互に隣接配置されるように配線され、第1のメモリセルが選択されてデータの読み出しが行われる場合には、第2のビット線が一定のシールド電圧に設定され、第2のメモリセルが選択されてデータの読み出しが行われる場合には、第1のビット線が一定のシールド電圧に設定される。
請求項（抜粋）：
互いに相補に対をなす列状に配線された複数の第1のビット線対と、行状に配線された複数の第1のワード線が交差する格子位置に、互いに相補に対をなす強誘電体キャパシタ対と選択トランジスタ対よりなる第1のメモリセルが配置された強誘電体記憶装置であって、前記第1のビット線対を構成するそれぞれの第1のビット線と前記第1のビット線と交互に隣接配置されるように列状に配線された第2のビット線を有する強誘電体記憶装置。
IPC (7件)：
G11C 14/00 ,  G11C 11/22 ,  G11C 11/413 ,  G11C 11/405 ,  H01L 27/10 451 ,  H01L 27/108 ,  H01L 21/8242
FI (6件)：
G11C 11/34 352 A ,  G11C 11/22 ,  H01L 27/10 451 ,  G11C 11/34 341 Z ,  G11C 11/34 352 B ,  H01L 27/10 651
引用特許：
審査官引用 (2件)

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